JPS594051A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPS594051A JPS594051A JP11168182A JP11168182A JPS594051A JP S594051 A JPS594051 A JP S594051A JP 11168182 A JP11168182 A JP 11168182A JP 11168182 A JP11168182 A JP 11168182A JP S594051 A JPS594051 A JP S594051A
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- JP
- Japan
- Prior art keywords
- wiring
- metal
- wirings
- width
- metal wiring
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体素子の構造にかかり、特に高密度のモ
スＬＳＩ、パイボ〜うＬＳＩ等における金属配線層の改
良された配設構造に関する。
スＬＳＩ、パイボ〜うＬＳＩ等における金属配線層の改
良された配設構造に関する。
［発明の技術的背景と問題点」
半導体素子における電極間配線や、半導体基板に形成さ
れた複数の素子間の電気的接続１ニアルミニウム、ドー
プドポリシリコン、モリブデン等の金属配線が多く用い
られている。
れた複数の素子間の電気的接続１ニアルミニウム、ドー
プドポリシリコン、モリブデン等の金属配線が多く用い
られている。
従来の半導体素子における一部の金属配線部を゛第１図
に示す。図に示されるように、金属配線（１）。
に示す。図に示されるように、金属配線（１）。
（１）′・・・は半導体基板（２）のｌ主面上に例えば
５０００Ｘ ｏ）層厚で平坦に被着された電気絶縁層（
３）十にＡなる分離幅で配設されている。また、金属配
線の幅をＢとし、Ａ、Ｂともに最小寸法は写真蝕刻法に
よるパターン製造装置できまるが、分離幅Ａは最小配線
幅Ｂと同程度捷だはそれ以上を必要としていた。また、
最小配線幅Ｂもパターン製造装置により制約されるので
、微細化構造に対する重大な障害になっていた。
５０００Ｘ ｏ）層厚で平坦に被着された電気絶縁層（
３）十にＡなる分離幅で配設されている。また、金属配
線の幅をＢとし、Ａ、Ｂともに最小寸法は写真蝕刻法に
よるパターン製造装置できまるが、分離幅Ａは最小配線
幅Ｂと同程度捷だはそれ以上を必要としていた。また、
最小配線幅Ｂもパターン製造装置により制約されるので
、微細化構造に対する重大な障害になっていた。
この発明は上記従来の問題点に鑑みてなされたもので、
金属配線および配線間の間隙をできる限り縮減すること
によりＩＣ，ＬＳＩ等の高集積化を実現させることを目
的とする。
金属配線および配線間の間隙をできる限り縮減すること
によりＩＣ，ＬＳＩ等の高集積化を実現させることを目
的とする。
この発明にかかる半導体素子は半導体基板の主面上に電
気絶縁層を介して複数の配線金属層を有するものにおい
て、少くとも隣接する配線金属層に対しこれらを配設す
る電気絶縁層ｌ二段差を設けたことを特徴とする。
気絶縁層を介して複数の配線金属層を有するものにおい
て、少くとも隣接する配線金属層に対しこれらを配設す
る電気絶縁層ｌ二段差を設けたことを特徴とする。
次にこの発明を１実施例につき図面を参照して詳細に説
明する。第２図１′″−示す１実施例は半導体基板（２
）の１主面に電気絶縁Ｊ＠（３１（酸化シリコン層）を
介して金属配線（ｈａ）、（ｔｔｂ）が電気絶縁層に形
成された段差面（３ａ） 、（３ｂ）上に夫々設けられ
ている。この場合、金属配線の幅をいずれもＢ′とする
と相互の間隙はないので、金属配線１本を配設するのに
要するスペース（幅）は±（Ｂ’＋Ｂ’）−Ｂ’で済み
、必要とする分離幅は０である。
明する。第２図１′″−示す１実施例は半導体基板（２
）の１主面に電気絶縁Ｊ＠（３１（酸化シリコン層）を
介して金属配線（ｈａ）、（ｔｔｂ）が電気絶縁層に形
成された段差面（３ａ） 、（３ｂ）上に夫々設けられ
ている。この場合、金属配線の幅をいずれもＢ′とする
と相互の間隙はないので、金属配線１本を配設するのに
要するスペース（幅）は±（Ｂ’＋Ｂ’）−Ｂ’で済み
、必要とする分離幅は０である。
しかし、配線の実態において、金属配線（ｌｌｂ）に隣
接する金属配線（ｉｉｃ）と前記金属配線（ｉｔｂ）と
は設計上同じ段差面上（二設けることが必要の場合もあ
るので、このような場合には図示のよう６二両配線に間
隙Ａ′を設ける。よって上記金属配線（ｉｔｃ）に段差
を有して隣接する金属配線（ｌｉｄ）を設けることを含
めて金属配線１本当りの分離幅はＡ７２、配線のみの幅
はＢ／２であり、Ａ’＝Ｈに形成するので配線１本当り
の最小必要幅はＢである。
接する金属配線（ｉｉｃ）と前記金属配線（ｉｔｂ）と
は設計上同じ段差面上（二設けることが必要の場合もあ
るので、このような場合には図示のよう６二両配線に間
隙Ａ′を設ける。よって上記金属配線（ｉｔｃ）に段差
を有して隣接する金属配線（ｌｉｄ）を設けることを含
めて金属配線１本当りの分離幅はＡ７２、配線のみの幅
はＢ／２であり、Ａ’＝Ｈに形成するので配線１本当り
の最小必要幅はＢである。
さらに第３図に示す金属配線（２１ａ） 、（２１ｂ）
、（２１Ｃ）は相隣るどうしが段差向（３ａ） 、（
３ｂ） 、 （３ｃ）ヒに設けられている。この配置に
よると分離幅はＯである故、配線１本当りに要するスペ
ースは％Ｂでよい。
、（２１Ｃ）は相隣るどうしが段差向（３ａ） 、（
３ｂ） 、 （３ｃ）ヒに設けられている。この配置に
よると分離幅はＯである故、配線１本当りに要するスペ
ースは％Ｂでよい。
次署二この発明は実施１″−あたり、段差の際（きわ）
では第４図に示すように端縁がまるくなる、いわゆる段
切れ形状を呈するので、分離幅（１＋）は、低い段差面
（３ｂ）上の金属配線（３１ｂ）とこれに隣る段差面（
３ａ）上の金属配線（３１ａ）の下面との間隔（ｔ、）
よりも大きくなる。これにより、段差面間の高さの差と
金属配線の厚さに関連する接触（電気的短絡を意味する
）は計算値を超えて許容される。
では第４図に示すように端縁がまるくなる、いわゆる段
切れ形状を呈するので、分離幅（１＋）は、低い段差面
（３ｂ）上の金属配線（３１ｂ）とこれに隣る段差面（
３ａ）上の金属配線（３１ａ）の下面との間隔（ｔ、）
よりも大きくなる。これにより、段差面間の高さの差と
金属配線の厚さに関連する接触（電気的短絡を意味する
）は計算値を超えて許容される。
この発明によれば、金属配線間の分離幅をきわめて低減
できるので、モスＬＳＩ 、バイポーラＬＳＩ等の高密
度化、小型化に顕著な効果がある。
できるので、モスＬＳＩ 、バイポーラＬＳＩ等の高密
度化、小型化に顕著な効果がある。
第１図は半導体素子における一部の金錫配線の従来の構
造を示す一部断面で示す斜視図、第２図および第３図は
いずれも夫々がこの発明の実施例にかかる金属配線を有
する半導体素子の一部を示す一部断面の斜視図、第４図
はさらにこの発明を説明するだめの断面図である。 ２ 半導体基板 ３ 電気絶縁層（酸化シリコン層）３ａ
＋３１）、３ｃ 段差向 １１ａ＋２１８＋３１ａ 段差向３ａ上の金属配線１
１ｂ 、２１ｂ 、３１ｂ 段差向３ｂ上の金属配線
１１Ｃ＋２１ｃ 段差向３Ｃ上の金属配線ｔｉｃ
１ 段差向３ｄ上の金属配線代理人 弁理士
井 −Ｌ −男 第１図 ＠２図 第 ３ 図
造を示す一部断面で示す斜視図、第２図および第３図は
いずれも夫々がこの発明の実施例にかかる金属配線を有
する半導体素子の一部を示す一部断面の斜視図、第４図
はさらにこの発明を説明するだめの断面図である。 ２ 半導体基板 ３ 電気絶縁層（酸化シリコン層）３ａ
＋３１）、３ｃ 段差向 １１ａ＋２１８＋３１ａ 段差向３ａ上の金属配線１
１ｂ 、２１ｂ 、３１ｂ 段差向３ｂ上の金属配線
１１Ｃ＋２１ｃ 段差向３Ｃ上の金属配線ｔｉｃ
１ 段差向３ｄ上の金属配線代理人 弁理士
井 −Ｌ −男 第１図 ＠２図 第 ３ 図
Claims (1)
- 半導体基板の主面上に電気絶縁層を介して複数の配線金
属層を有する半導体素子において、少くとも隣接する配
線金属層に対しこれらを配設する電気絶縁層に段差を設
けたことを特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11168182A JPS594051A (ja) | 1982-06-30 | 1982-06-30 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11168182A JPS594051A (ja) | 1982-06-30 | 1982-06-30 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594051A true JPS594051A (ja) | 1984-01-10 |
Family
ID=14567477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11168182A Pending JPS594051A (ja) | 1982-06-30 | 1982-06-30 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021996A (en) * | 1985-01-22 | 1991-06-04 | Sony Corporation | Device for use in developing and testing a one-chip microcomputer |
-
1982
- 1982-06-30 JP JP11168182A patent/JPS594051A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021996A (en) * | 1985-01-22 | 1991-06-04 | Sony Corporation | Device for use in developing and testing a one-chip microcomputer |
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