JPH02140958A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH02140958A
JPH02140958A JP63295009A JP29500988A JPH02140958A JP H02140958 A JPH02140958 A JP H02140958A JP 63295009 A JP63295009 A JP 63295009A JP 29500988 A JP29500988 A JP 29500988A JP H02140958 A JPH02140958 A JP H02140958A
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aluminum
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low impedance
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Kiyonobu Hinooka
日野岡　清伸
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    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、容量を用いた半導体集積回路のレイアウトに
関し、特に容量からの取り出し配線による寄生容量の低
減に関する。
〔従来の技術〕
アナログＬＳＩ又は、アナログ・ディジタル混載ＬＳＩ
等で多く用いられるスイッチトキャパシタ回路（以下Ｓ
Ｃ回路と呼ぶ）等において使用する容量は、高比精度が
要求される。それは、たとえば、ＳＣ回路では容量と容
量の比によって回路の利得が設定されるためである。こ
のような容量は通常単位容ｆＬｃｏを用意し、たとえば
単位容量Ｃｏの３倍の容量が必要な場合には、単位容量
ＣＯを３個並列に接続することにより比精度を確保する
ように配慮している。その場合のレイアウトは、たとえ
ば第３図のごとくなる。すなわち、半導体基板上に絶縁
膜を介して下部電極１０と１１とを形成し、誘電体膜を
介して単位面積をもつ上部電極１２〜１５を形成し、ア
ルミニウムの配線６゜１６で下部電極１１．１０と接続
するとともに、アルミニウムの配線で上部電極１２に接
続し、さらにアルミニウムの配線１７で上部電極１３〜
１５に接続している。
このような比精度を要求される容量は通常上部電極１２
〜１５と下部電極１０，１１はともに多結晶シリコンで
形成する場合が多い。これは、上部及び下部電極１０〜
１５を同一・材料で形成することにより容量のバイアス
依存性をなくすためである。ここで上部電極１２〜１５
及び下部電極１０゜１１からはアルミニウムの配線材料
による引き出し配線５，６，１６．１７により所望の回
路に接続されるが、アルミニウム等の配線材料が密にレ
イアウトされた部分では、上部電極１２，１３〜１５の
引き出し配線５，１７と、下部電極１０゜１１の引き出
し配線１６，６が、第３図領域Ａのごとく接近して配置
されることが多い。この領域ＡのＢ−Ｂ’面での断面図
を第４図に示す。半導体基板１上にシリコン酸化膜２と
層間絶縁膜３を介してアルミニウムの引出し配線５，６
が形成されており、その上に層間絶縁膜４とカバー膜８
とが形成されている。この場合、電気力線は第４図のご
とく広がりを持ち、配線間容量は配線材料５と６を平行
平板として計算した容量の約１．５倍にもなってしまう
。
〔発明が解決しようとする課題〕
このように引き出し配線が接近して配置されると配線・
配線間の寄生容量が単位容量Ｃｏに加算されてしまい比
精度を悪化させるという欠点があった。もちろん引き出
し配線を接近させなければ、このような問題は発生しな
いがこの場合、レイアウト上着るしい節約を与え、また
レイアウト面積を増大させることにもなってしまう。
〔課題を解決するための手段〕
本発明によれば、接近して平行に配置された２本の同一
層配線間のすくなくとも上部に低インピーダンス点に接
続された配線を配置した半導体集積回路装置を得る。
〔実施例〕
次に、本発明を図面を参照して説明する。
第１図に本発明の一実施例の断面図を示す。尚説明は、
アルミニウムの２層プロセスで第１層のアルミニウム配
線を引き出し配線に使用した場合について説明する。こ
の場合アルミニウム等の第１層配線５と６の間の上部を
覆うようにアルミニウム等の第２層配線７が配置されて
いる。又、この配線７は、低インピーダンス点（この場
合は接地電位）に接続されている。従って、電気力線は
第１図のごとく配線７に向かって曲げられ配線５と６間
の容量は減少する。シミュレーション結果によると配線
７が配置されている場合の容量はそれが無い従来の場合
の１／３以下になる。従って容量間の比精度は向上する
。さらに立体的に上部に配線７を配置することによって
レイアウト面積の増加はない。もちろんこの場合対接地
電位の容量は増大するが、ＳＣ回路では対接地電位への
容量は影響のない回路構成が可能である。
第２図に本発明の他の実施例の断面図を示す。
第１図の実施例では、接近した配線５，６間の上部のみ
に低インピーダンスの配線７を配置したが、この実施例
では、低インピーダンス配線９を配線５．６間の下部に
も形成する。これは通常用いられる多結晶シリコン等の
配線材料で形成してやればよい。
このようにすれば、前記と同様の効果が、配線５．６間
の下部においても生じ、配線間容量はさらに小さくなる
。
〔発明の効果〕
以上説明したように、接近した配線間の上部又は、上部
、下部に低インピーダンス配線を配置することにより容
量部の引き出し配線間の寄生容量による容量間の比精度
の悪化は、低減でき所望の特性のＳＣ回路が得られる。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す断面図、第２図は、
本発明の他の実施例を示す断面図、第３図は、従来の容
量部の平面図及び第４図は、従来の引き出し配線部の断
面図である。 １・・・・・・半導体基板、２・・・・・・シリコン酸
化膜、３．４・・・・・・層間絶縁膜、５，６，１６．
１７・・・・・・アルミニウム等の配線、７・・・・・
・アルミニウムの低インピーダンス配線、８・・・・・
・カバー膜、９・・・・・・多結晶シリコンの低インピ
ーダンス配ＬＩＯ，ＩＩ・・・・・・容量下部電極、１
２，１３，１４，１５・・・・・・容量上部電極。 代理人　弁理士　　内　原　　　晋 翳 図 牛 牛 図 〜ｌｌヒト４１ｒイ’４一嗟ト４うにミ窄４ 図

Claims (1)

    【特許請求の範囲】
  1. 接近して平行に配置された２本の配線間のすくなくとも
    上部に低電位点に接続された配線を配置することを特徴
    とする半導体集積回路装置
JP63295009A 1988-11-21 1988-11-21 半導体集積回路装置 Expired - Lifetime JP2778060B2 (ja)

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JP63295009A JP2778060B2 (ja) 1988-11-21 1988-11-21 半導体集積回路装置
EP19890121569 EP0378784A3 (en) 1988-11-21 1989-11-21 Semiconductor integrated-circuit device comprising wiring layers
US07/439,856 US5045915A (en) 1988-11-21 1989-11-21 Semiconductor integrated circuit device

Applications Claiming Priority (1)

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JPH02140958A true JPH02140958A (ja) 1990-05-30
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EP (1) EP0378784A3 (ja)
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Publication number Publication date
US5045915A (en) 1991-09-03
EP0378784A2 (en) 1990-07-25
EP0378784A3 (en) 1990-12-19
JP2778060B2 (ja) 1998-07-23

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