JP3405650B2 - 集積回路チップ及びこれの製造方法 - Google Patents
集積回路チップ及びこれの製造方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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Description
【０００１】
【発明の属する技術分野】本発明は、一般に集積回路
（ＩＣ）チップの設計および製造に関し、さらに詳細に
は、減結合キャパシタンスを有するＩＣチップに関す
る。
（ＩＣ）チップの設計および製造に関し、さらに詳細に
は、減結合キャパシタンスを有するＩＣチップに関す
る。
【０００２】
【従来の技術】シリコン・デバイス形状が縮小するにつ
れて、ＩＣチップ密度および速度性能はかなり向上す
る。これらのデバイスを有するシステムはサブナノ秒時
間でスイッチし、したがってチップ密度および性能の一
層の向上が期待できる。この高速スイッチングにより、
一般に電源バウンスと呼ばれる供給電圧変動をもたらす
大きい過渡電流が生じる。したがって、一般にデバイス
を電源バウンスから絶縁するために減結合コンデンサが
使用されてきた。
れて、ＩＣチップ密度および速度性能はかなり向上す
る。これらのデバイスを有するシステムはサブナノ秒時
間でスイッチし、したがってチップ密度および性能の一
層の向上が期待できる。この高速スイッチングにより、
一般に電源バウンスと呼ばれる供給電圧変動をもたらす
大きい過渡電流が生じる。したがって、一般にデバイス
を電源バウンスから絶縁するために減結合コンデンサが
使用されてきた。
【０００３】減結合コンデンサは、チップ・キャリヤ、
すなわち多数のＩＣチップを担持するモジュール上に実
装されていた。例えば、タッカーマン（Ｔｕｃｋｅｒｍ
ａｎ）他の米国出願第５１３４５３９号およびヘレロ
（Ｈｅｒｒｅｒｏ）他の米国出願第４６７５７１７号を
参照のこと。しかしながら、集積回路の急速な小形化お
よび急速な高速化のために、チップ・キャリヤ減結合コ
ンデンサでは、それが担持するＩＣチップ上の電源バウ
ンスが十分に低減または絶縁されない。オフチップ減結
合コンデンサは、ＩＣチップに直接配線することにより
実装されてきた。しかしながら、長い配線接続は大きい
抵抗を有し、したがって時定数が過度に大きくなるため
に必然的にこのキャパシタンスの有効性が制限される。
また、この技法では、離散的コンデンサ基板の複雑さお
よびアセンブリ・コストのためにコストが高くなる。
すなわち多数のＩＣチップを担持するモジュール上に実
装されていた。例えば、タッカーマン（Ｔｕｃｋｅｒｍ
ａｎ）他の米国出願第５１３４５３９号およびヘレロ
（Ｈｅｒｒｅｒｏ）他の米国出願第４６７５７１７号を
参照のこと。しかしながら、集積回路の急速な小形化お
よび急速な高速化のために、チップ・キャリヤ減結合コ
ンデンサでは、それが担持するＩＣチップ上の電源バウ
ンスが十分に低減または絶縁されない。オフチップ減結
合コンデンサは、ＩＣチップに直接配線することにより
実装されてきた。しかしながら、長い配線接続は大きい
抵抗を有し、したがって時定数が過度に大きくなるため
に必然的にこのキャパシタンスの有効性が制限される。
また、この技法では、離散的コンデンサ基板の複雑さお
よびアセンブリ・コストのためにコストが高くなる。
【０００４】オンチップ解決策は、集積回路の２つまた
はそれ以上の金属層を使用して平行板コンデンサ構造を
製造することによって試みられてきた。例えば、ビーチ
（Ｂｅａｃｈ）他のＨｉｇｈ Ｄｉｅｌｅｃｔｒｉｃ
Ｃｏｎｓｔａｎｔ Ｏｎ−Ｃｈｉｐ Ｄｅｃｏｕｐｌｉ
ｎｇ Ｃａｐａｃｉｔｏｒ Ｉｎｃｏｒｐｏｒａｔｅｄ
Ｉｎｔｏ ＢＥＯＬ Ｆａｂｒｉｃａｔｉｏｎ Ｐｒ
ｏｃｅｓｓ、ＩＢＭＴｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏ
ｓｕｒｅ Ｂｕｌｌｅｔｉｎ、１９９４年１０月では、
減結合コンデンサが最終金属層と下地の金属層の間に作
成される。アクチャス（Ａｋｃａｓｕ）の米国出願第５
２０８７２５号には、既存の集積回路の層によって形成
された２組の平行導電ストリップから構成される一体型
減結合コンデンサが開示されている。これらの技法で
は、他の場合には信号配線または論理配線に使用される
かなりの数の金属配線を使用する。第３の減結合コンデ
ンサ製造技法は、ゲート酸化物コンデンサを用いて作成
した構造を使用するものである。これらのコンデンサ
は、チップの広いシリコン領域を占拠し、応力破壊を受
けやすく、したがって収量および信頼性が制限される。
例えば、酸化物層が所望の厚さほど厚くない場合、応力
点が生じ、時間がたつにつれてチップが破損する。さら
に、酸化物層は細い穴または他の欠陥を有し、チップが
すぐに破損する。したがって、これらの減結合コンデン
サは非効率的かつ高価である。
はそれ以上の金属層を使用して平行板コンデンサ構造を
製造することによって試みられてきた。例えば、ビーチ
（Ｂｅａｃｈ）他のＨｉｇｈ Ｄｉｅｌｅｃｔｒｉｃ
Ｃｏｎｓｔａｎｔ Ｏｎ−Ｃｈｉｐ Ｄｅｃｏｕｐｌｉ
ｎｇ Ｃａｐａｃｉｔｏｒ Ｉｎｃｏｒｐｏｒａｔｅｄ
Ｉｎｔｏ ＢＥＯＬ Ｆａｂｒｉｃａｔｉｏｎ Ｐｒ
ｏｃｅｓｓ、ＩＢＭＴｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏ
ｓｕｒｅ Ｂｕｌｌｅｔｉｎ、１９９４年１０月では、
減結合コンデンサが最終金属層と下地の金属層の間に作
成される。アクチャス（Ａｋｃａｓｕ）の米国出願第５
２０８７２５号には、既存の集積回路の層によって形成
された２組の平行導電ストリップから構成される一体型
減結合コンデンサが開示されている。これらの技法で
は、他の場合には信号配線または論理配線に使用される
かなりの数の金属配線を使用する。第３の減結合コンデ
ンサ製造技法は、ゲート酸化物コンデンサを用いて作成
した構造を使用するものである。これらのコンデンサ
は、チップの広いシリコン領域を占拠し、応力破壊を受
けやすく、したがって収量および信頼性が制限される。
例えば、酸化物層が所望の厚さほど厚くない場合、応力
点が生じ、時間がたつにつれてチップが破損する。さら
に、酸化物層は細い穴または他の欠陥を有し、チップが
すぐに破損する。したがって、これらの減結合コンデン
サは非効率的かつ高価である。
【０００５】
【発明が解決しようとする課題】集積回路業界では、一
体型減結合コンデンサを有する低コストかつ信頼性の高
い集積回路を提供するニーズが高まっている。本発明
は、このニーズおよび他のニーズに対処するものであ
る。
体型減結合コンデンサを有する低コストかつ信頼性の高
い集積回路を提供するニーズが高まっている。本発明
は、このニーズおよび他のニーズに対処するものであ
る。
【０００６】
【課題を解決するための手段】本発明は集積回路用の減
結合コンデンサである。集積回路は、電力バスを含む最
終金属層を有する。減結合コンデンサは、最終金属層上
に配置された誘電体膜および誘電体層上に配置された導
電膜を含み、それにより誘電体層内にキャパシタンスが
形成される。
結合コンデンサである。集積回路は、電力バスを含む最
終金属層を有する。減結合コンデンサは、最終金属層上
に配置された誘電体膜および誘電体層上に配置された導
電膜を含み、それにより誘電体層内にキャパシタンスが
形成される。
【０００７】
【発明の実施の形態】次に、図１を参照すると、従来の
集積回路（ＩＣ）チップ１１０の最上層の断面図が示さ
れている。当業者なら理解できるように、従来のＩＣチ
ップ１１０は、一般にいくつかの金属層を含むいくつか
の層を含む。図１に示される最上層は、誘電体層１３０
上に配置された最終金属層１２０を含む。最終金属層１
２０は、一般に信号配線ならびに電力分配配線（電力バ
ス）を担持する。最終金属層１２０上には、一般に二酸
化ケイ素、窒化ケイ素またはポリマーの保護（overcoa
t）層１５０が配置される。ＩＣチップ１１０の下部層
は一般に平坦面になるまで機械的に研磨されるが、最終
金属層１２０は研磨されない。したがって、従来のＩＣ
チップ１１０では、保護層１５０が異なるトポグラフィ
上に配置される。
集積回路（ＩＣ）チップ１１０の最上層の断面図が示さ
れている。当業者なら理解できるように、従来のＩＣチ
ップ１１０は、一般にいくつかの金属層を含むいくつか
の層を含む。図１に示される最上層は、誘電体層１３０
上に配置された最終金属層１２０を含む。最終金属層１
２０は、一般に信号配線ならびに電力分配配線（電力バ
ス）を担持する。最終金属層１２０上には、一般に二酸
化ケイ素、窒化ケイ素またはポリマーの保護（overcoa
t）層１５０が配置される。ＩＣチップ１１０の下部層
は一般に平坦面になるまで機械的に研磨されるが、最終
金属層１２０は研磨されない。したがって、従来のＩＣ
チップ１１０では、保護層１５０が異なるトポグラフィ
上に配置される。
【０００８】次に、図６を参照すると、その最終金属層
２０と保護層５０の間に形成された全体的に１２で示さ
れた一体型減結合コンデンサを有する例示的ＩＣチップ
１０が示されている。最終金属層２０は、一般に複数の
信号配線２６および電力バス２２、２４を含む。電力バ
スは、一般にアルミニウムであり、接地源、例えば０ボ
ルト（Ｖ）に接続された接地バス２２、およびそれぞれ
電源、例えば２．５Ｖ、３．３Ｖ、５．０Ｖなどに接続
された電圧供給バス２４を含む。図が見やすいように、
図面にはＩＣチップ１０の有限の領域のみが示されてい
る。
２０と保護層５０の間に形成された全体的に１２で示さ
れた一体型減結合コンデンサを有する例示的ＩＣチップ
１０が示されている。最終金属層２０は、一般に複数の
信号配線２６および電力バス２２、２４を含む。電力バ
スは、一般にアルミニウムであり、接地源、例えば０ボ
ルト（Ｖ）に接続された接地バス２２、およびそれぞれ
電源、例えば２．５Ｖ、３．３Ｖ、５．０Ｖなどに接続
された電圧供給バス２４を含む。図が見やすいように、
図面にはＩＣチップ１０の有限の領域のみが示されてい
る。
【０００９】減結合コンデンサ１２は、最終金属層２０
と導電膜４０の間に配置された誘電体膜３０を含む。最
終金属層２０は減結合コンデンサ１２の一方の板を形成
し、導電膜４０は他方の板を形成する。以下に詳細に説
明するように、導電膜４０は、下地の最終金属層２０へ
の接続が可能になり、かつ所望の位置にのみ減結合キャ
パシタンスが形成されるように、ＩＣチップ１０の表面
上に選択的にパターニングされる。
と導電膜４０の間に配置された誘電体膜３０を含む。最
終金属層２０は減結合コンデンサ１２の一方の板を形成
し、導電膜４０は他方の板を形成する。以下に詳細に説
明するように、導電膜４０は、下地の最終金属層２０へ
の接続が可能になり、かつ所望の位置にのみ減結合キャ
パシタンスが形成されるように、ＩＣチップ１０の表面
上に選択的にパターニングされる。
【００１０】最終金属層２０のすぐ上にキャパシタンス
が形成されると、ＩＣチップの性能が向上する。例え
ば、コンデンサ板への配線接続は、オフチップ減結合コ
ンデンサ内の配線接続よりも短い。したがって、減結合
コンデンサ１２では、高速スイッチングに必要とされる
大きい電流によって生じる電源バウンスに対する応答が
より速くなるので、ＩＣチップ内でのスイッチング速度
がより速くなる。
が形成されると、ＩＣチップの性能が向上する。例え
ば、コンデンサ板への配線接続は、オフチップ減結合コ
ンデンサ内の配線接続よりも短い。したがって、減結合
コンデンサ１２では、高速スイッチングに必要とされる
大きい電流によって生じる電源バウンスに対する応答が
より速くなるので、ＩＣチップ内でのスイッチング速度
がより速くなる。
【００１１】次に、図３ないし図６を参照すると、一体
型減結合コンデンサ１２を有するＩＣチップ１０を製造
する例示のプロセスが示されている。従来のプロセス・
ステップを使用して、最終金属層２０をＩＣチップ１０
上に付着し、画定する。この段階におけるＩＣチップ１
０の構造を図３に示す。
型減結合コンデンサ１２を有するＩＣチップ１０を製造
する例示のプロセスが示されている。従来のプロセス・
ステップを使用して、最終金属層２０をＩＣチップ１０
上に付着し、画定する。この段階におけるＩＣチップ１
０の構造を図３に示す。
【００１２】次に、図４を参照すると、誘電体膜３０が
最終金属層２０上に配置されている。誘電体膜３０は、
最終金属層２０を露出させる機械的に研磨された表面上
に配置される。しかしながら、例示の実施形態では、最
終金属層２０は研磨されない。これは、研磨はプロセス
・ステップを追加し、さらに重要なことに、以下に詳細
に説明するように、研磨されない表面では、減結合コン
デンサ１２がキャパシタンスを大きくするために最終金
属層２０配線の側面２１を利用することができるためで
ある。誘電体膜３０は、誘電率の比較的大きい材料、一
般には窒化ケイ素または酸化シリコン、またはポリイミ
ドやポリマーなど他のしばしば使用される材料である。
誘電体膜３０は、蒸発、スパッタリング、または化学的
気相付着を含むいくつかの技法を使用して最終金属層上
に配置される。例示の実施形態では、誘電体膜３０は、
化学的気相付着によって配置された窒化ケイ素を含む。
窒化ケイ素は、誘電率が比較的大きく、かつ信頼できる
性能が得られる。
最終金属層２０上に配置されている。誘電体膜３０は、
最終金属層２０を露出させる機械的に研磨された表面上
に配置される。しかしながら、例示の実施形態では、最
終金属層２０は研磨されない。これは、研磨はプロセス
・ステップを追加し、さらに重要なことに、以下に詳細
に説明するように、研磨されない表面では、減結合コン
デンサ１２がキャパシタンスを大きくするために最終金
属層２０配線の側面２１を利用することができるためで
ある。誘電体膜３０は、誘電率の比較的大きい材料、一
般には窒化ケイ素または酸化シリコン、またはポリイミ
ドやポリマーなど他のしばしば使用される材料である。
誘電体膜３０は、蒸発、スパッタリング、または化学的
気相付着を含むいくつかの技法を使用して最終金属層上
に配置される。例示の実施形態では、誘電体膜３０は、
化学的気相付着によって配置された窒化ケイ素を含む。
窒化ケイ素は、誘電率が比較的大きく、かつ信頼できる
性能が得られる。
【００１３】誘電体膜３０は、ＩＣチップ１０の表面上
に実質上均一な厚さまで付着され、導電膜４０を塗布し
た後で最終金属層２０配線の短絡を引き起こすボイドが
形成されないように、最終金属層２０を十分に覆う必要
がある。均一な厚さは、異なるトポグラフィ上に付着す
る結果として、いくぶん異なることに留意されたい。例
えば、図５に示すように、誘電体膜３０は、最終金属配
線の側面２１に隣接する側壁面３４上よりも、最終金属
配線の上および間の平坦面３２上のほうが厚い。
に実質上均一な厚さまで付着され、導電膜４０を塗布し
た後で最終金属層２０配線の短絡を引き起こすボイドが
形成されないように、最終金属層２０を十分に覆う必要
がある。均一な厚さは、異なるトポグラフィ上に付着す
る結果として、いくぶん異なることに留意されたい。例
えば、図５に示すように、誘電体膜３０は、最終金属配
線の側面２１に隣接する側壁面３４上よりも、最終金属
配線の上および間の平坦面３２上のほうが厚い。
【００１４】上述のように、導電膜４０はＩＣチップ１
０の表面上に選択的に配置される。例示の実施形態で
は、導電膜４０は、例えば蒸発またはスパッタリングに
よって、ＩＣチップ１０の実質上すべての表面上に配置
される。次いで、フォトリソグラフィ技法を使用して、
導電膜４０をエッチングして所望の位置の導電膜４０を
除去する。図２および図６を見ると最も良くわかるよう
に、導電膜４０は、信号配線２６のまわりの領域から選
択的にエッチングされ、また最終金属層２０の各部上に
間隙２７を形成するためにエッチングされる。キャパシ
タンスが信号配線２６のスイッチングを妨害するので、
導電膜４０は信号配線２６上には配置されない。エッチ
ングした間隙２７は、以下に詳細に説明するように、最
終金属層２０電源に接続できるように設けられる。
０の表面上に選択的に配置される。例示の実施形態で
は、導電膜４０は、例えば蒸発またはスパッタリングに
よって、ＩＣチップ１０の実質上すべての表面上に配置
される。次いで、フォトリソグラフィ技法を使用して、
導電膜４０をエッチングして所望の位置の導電膜４０を
除去する。図２および図６を見ると最も良くわかるよう
に、導電膜４０は、信号配線２６のまわりの領域から選
択的にエッチングされ、また最終金属層２０の各部上に
間隙２７を形成するためにエッチングされる。キャパシ
タンスが信号配線２６のスイッチングを妨害するので、
導電膜４０は信号配線２６上には配置されない。エッチ
ングした間隙２７は、以下に詳細に説明するように、最
終金属層２０電源に接続できるように設けられる。
【００１５】減結合コンデンサ１２を形成するために、
導電膜４０は、下地の電力バス２２、２４の供給電圧と
反対の供給電圧に接続される。図２に示される例示の実
施形態では、導電膜４０は２つの導電ストリップ４２、
４４を含む。一方のストリップ４２は接地バス２２上に
配置されかつ電圧供給源に接続され、他方のストリップ
４４は電圧供給バス２４上に配置されかつ接地に接続さ
れる。２つの導電ストリップの使用は例示的なものであ
り、制限的なものではない。例えば、各電力バスまたは
その布置は、反対の供給電圧に接続された導電ストリッ
プと関連する。
導電膜４０は、下地の電力バス２２、２４の供給電圧と
反対の供給電圧に接続される。図２に示される例示の実
施形態では、導電膜４０は２つの導電ストリップ４２、
４４を含む。一方のストリップ４２は接地バス２２上に
配置されかつ電圧供給源に接続され、他方のストリップ
４４は電圧供給バス２４上に配置されかつ接地に接続さ
れる。２つの導電ストリップの使用は例示的なものであ
り、制限的なものではない。例えば、各電力バスまたは
その布置は、反対の供給電圧に接続された導電ストリッ
プと関連する。
【００１６】導電ストリップ４２、４４を形成するため
に、導電膜４０を図２に示されるようにエッチングす
る。間隙４７は導電ストリップを絶縁し、画定する。得
られた導電膜４０は、最終金属層２０への端子接続に使
用されるエッチングされた間隙２７を除いて、最終金属
層２０の実質上すべての電力バス２２、２４を覆う。し
かしながら、端子接続はＩＣチップの１％以下の領域を
表し、最終金属層２０はチップの実質的な部分、例えば
７０〜７５％を覆う。
に、導電膜４０を図２に示されるようにエッチングす
る。間隙４７は導電ストリップを絶縁し、画定する。得
られた導電膜４０は、最終金属層２０への端子接続に使
用されるエッチングされた間隙２７を除いて、最終金属
層２０の実質上すべての電力バス２２、２４を覆う。し
かしながら、端子接続はＩＣチップの１％以下の領域を
表し、最終金属層２０はチップの実質的な部分、例えば
７０〜７５％を覆う。
【００１７】例示の実施形態では、導電膜４０は、研磨
されていない誘電体膜３０上に配置される。これによ
り、導電膜４０が最終金属配線の側面２１ならびに上面
を囲むようになる。これにより、表面積の広い、したが
ってキャパシタンスの大きい３つの面を有するコンデン
サが形成される。
されていない誘電体膜３０上に配置される。これによ
り、導電膜４０が最終金属配線の側面２１ならびに上面
を囲むようになる。これにより、表面積の広い、したが
ってキャパシタンスの大きい３つの面を有するコンデン
サが形成される。
【００１８】導電膜４０、すなわち減結合コンデンサ１
２の上板を形成した後、一般に窒化ケイ素、二酸化ケイ
素またはポリマーの保護層５０を、従来の手段、例えば
化学的気相付着によって付着する。この時点において、
ＩＣチップ１０の構造は図５に示されるようなものにな
る。次に、導電膜４０および電力バス２２、２４および
最終金属層２０の信号配線２６に電源を接続するバイア
５３を確立するために、保護層中に開口を形成する。例
示の最終構造の略平面図および側面断面図を図２および
図６に示す。電力バス２２、２４を接続するバイア５３
が、導電膜４０内に形成されたエッチングした間隙２７
中に形成されている。
２の上板を形成した後、一般に窒化ケイ素、二酸化ケイ
素またはポリマーの保護層５０を、従来の手段、例えば
化学的気相付着によって付着する。この時点において、
ＩＣチップ１０の構造は図５に示されるようなものにな
る。次に、導電膜４０および電力バス２２、２４および
最終金属層２０の信号配線２６に電源を接続するバイア
５３を確立するために、保護層中に開口を形成する。例
示の最終構造の略平面図および側面断面図を図２および
図６に示す。電力バス２２、２４を接続するバイア５３
が、導電膜４０内に形成されたエッチングした間隙２７
中に形成されている。
【００１９】本発明の例示の実施形態では、誘電体膜３
０は、１５００Å程度の厚さの平坦面３２、および１１
００Å程度の厚さの側壁３４を有する。誘電体膜３０は
任意の厚さを有し、膜が薄くなると信頼性が下がり、膜
が厚くなると一般に単位面積当たり十分なキャパシタン
スが得られないことに留意されたい。
０は、１５００Å程度の厚さの平坦面３２、および１１
００Å程度の厚さの側壁３４を有する。誘電体膜３０は
任意の厚さを有し、膜が薄くなると信頼性が下がり、膜
が厚くなると一般に単位面積当たり十分なキャパシタン
スが得られないことに留意されたい。
【００２０】導電膜４０は２０００Å程度の厚さを有す
る。導電膜４０の厚さは１０００Åより厚い。ただし、
膜４０が厚くなると抵抗が大きくなる。例示の実施形態
では、導電膜４０の厚さは電力バス２２、２４間の距離
によって制限される。当業者なら理解できるように、本
発明によって得られる全体的な減結合キャパシタンスは
電力バス２２、２４の数およびサイズによって異なり、
より多くの、より狭い電力バス２２、２４を有するＩＣ
チップほど減結合キャパシタンスは大きくなる。
る。導電膜４０の厚さは１０００Åより厚い。ただし、
膜４０が厚くなると抵抗が大きくなる。例示の実施形態
では、導電膜４０の厚さは電力バス２２、２４間の距離
によって制限される。当業者なら理解できるように、本
発明によって得られる全体的な減結合キャパシタンスは
電力バス２２、２４の数およびサイズによって異なり、
より多くの、より狭い電力バス２２、２４を有するＩＣ
チップほど減結合キャパシタンスは大きくなる。
【００２１】本発明の一体型減結合コンデンサでは、チ
ップ性能が向上することの他に、他の減結合技法を組み
込んだチップに比してパッケージされたチップのコスト
が下がる。一体型減結合コンデンサ１２は既存のゲート
・レベル・コンデンサに取って代わるものであり、信頼
性が高くなり、シリコン領域が小さくなり、したがって
コストが下がる。減結合コンデンサ１２は、希望するな
ら、既存のゲート・レベル・コンデンサまたは外部減結
合コンデンサと関連して使用することもできる。後者の
場合、既存のチップ設計に十分な減結合キャパシタンス
がない場合、ＩＣチップの下地の層または製造プロセス
のバルクを再設計することなしに、一体型減結合コンデ
ンサ１２を製造プロセスに容易に組み込むことができ
る。
ップ性能が向上することの他に、他の減結合技法を組み
込んだチップに比してパッケージされたチップのコスト
が下がる。一体型減結合コンデンサ１２は既存のゲート
・レベル・コンデンサに取って代わるものであり、信頼
性が高くなり、シリコン領域が小さくなり、したがって
コストが下がる。減結合コンデンサ１２は、希望するな
ら、既存のゲート・レベル・コンデンサまたは外部減結
合コンデンサと関連して使用することもできる。後者の
場合、既存のチップ設計に十分な減結合キャパシタンス
がない場合、ＩＣチップの下地の層または製造プロセス
のバルクを再設計することなしに、一体型減結合コンデ
ンサ１２を製造プロセスに容易に組み込むことができ
る。
【００２２】もちろん、本発明の範囲または精神から逸
脱することなく、上述の実施形態に様々な修正および追
加が加えることができることが理解できよう。例えば、
一体型減結合コンデンサを、チップ担持基板など、他の
デバイス上で使用することができる。したがって、本発
明の範囲は、上述の特定の実施形態に限定されるもので
はなく、頭記の完全かつ正当な請求の範囲によってのみ
規定される。
脱することなく、上述の実施形態に様々な修正および追
加が加えることができることが理解できよう。例えば、
一体型減結合コンデンサを、チップ担持基板など、他の
デバイス上で使用することができる。したがって、本発
明の範囲は、上述の特定の実施形態に限定されるもので
はなく、頭記の完全かつ正当な請求の範囲によってのみ
規定される。
【００２３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２４】（１）最終金属層上に配置された誘電体層
と、誘電体層上に配置された導電層とを含み、それによ
り誘電体層内にキャパシタンスが形成される、電力バス
を含む最終金属層を有する集積回路用の減結合コンデン
サ。 （２）導電膜が最終金属層への端子接続を可能にする間
隙を画定することを特徴とする、上記（１）に記載の減
結合コンデンサ。 （３）集積回路が、間隙を通る電力バスへの端子接続に
適した導電膜および電力バスへの端子接続用のバイアを
画定する保護層を含むことを特徴とする、上記（２）に
記載の減結合コンデンサ。 （４）最終金属層が信号配線を含み、導電膜が信号配線
を除いた実質上すべての最終金属層を覆うことを特徴と
する、上記（１）に記載の減結合コンデンサ。 （５）電力バスが少なくとも１つの接地バスおよび少な
くとも１つの電圧供給バスを含み、導電膜が少なくとも
２つの導電ストリップを含み、少なくとも１つの導電ス
トリップが電圧供給バス上に配置されかつ接地に接続さ
れ、少なくとも１つの導電ストリップが接地バス上に配
置されかつ電圧供給に接続されることを特徴とする、上
記（１）に記載の減結合コンデンサ。 （６）電力バスが上面および側面を有し、導電ストリッ
プが上面および電力バスの上面の少なくとも一部を覆う
ことを特徴とする、上記（５）に記載の減結合コンデン
サ。 （７）導電膜が２０００オングストローム程度の厚さを
有することを特徴とする、上記（１）に記載の減結合コ
ンデンサ。 （８）誘電体層が実質上均一な厚さを有することを特徴
とする、上記（１）に記載の減結合コンデンサ。 （９）誘電体層が１０００オングストローム程度の厚さ
を有することを特徴とする、上記（１）に記載の減結合
コンデンサ。 （１０）電力バスを含む最終金属層を有する集積回路デ
バイス・ベースを備えるステップと、最終金属層上に誘
電体膜を配置するステップと、誘電体膜上に保護膜を配
置するステップとを含み、一体型減結合コンデンサが電
力バス上に形成される、集積回路デバイス用の一体型減
結合コンデンサを形成する方法。 （１１）導電膜上に保護層を配置するステップをさらに
含むことを特徴とする、上記（１０）に記載の減結合コ
ンデンサを形成する方法。 （１２）導電膜および最終金属層への接続を可能にする
バイアを形成するステップをさらに含むことを特徴とす
る、上記（１１）に記載の減結合コンデンサを形成する
方法。 （１３）誘電体膜が実質上すべての集積回路を覆うこと
を特徴とする、上記（１０）に記載の減結合コンデンサ
を形成する方法。 （１４）誘電体膜を配置するステップが、誘電体膜を化
学的気相付着によって配置するステップを含むことを特
徴とする、上記（１０）に記載の減結合コンデンサを形
成する方法。 （１５）誘電体膜が窒化ケイ素を含むように形成される
ことを特徴とする、上記（１０）に記載の減結合コンデ
ンサを形成する方法。 （１６）保護膜が電力バスの上面および側面を覆うよう
に形成されることを特徴とする、上記（１０）に記載の
減結合コンデンサを形成する方法。 （１７）保護膜が少なくとも２つの導電ストリップを含
むように形成されることを特徴とする、上記（１０）に
記載の減結合コンデンサを形成する方法。 （１８）最終金属層が信号配線を含むように形成され、
かつ保護膜が信号配線を覆わないように形成されること
を特徴とする、上記（１０）に記載の減結合コンデンサ
を形成する方法。 （１９）保護膜を配置するステップが導電膜をスパッタ
リングするステップを含むことを特徴とする、上記（１
０）に記載の減結合コンデンサを形成する方法。 （２０）保護膜がアルミニウムを含むように形成される
ことを特徴とする、上記（１０）に記載の減結合コンデ
ンサを形成する方法。
と、誘電体層上に配置された導電層とを含み、それによ
り誘電体層内にキャパシタンスが形成される、電力バス
を含む最終金属層を有する集積回路用の減結合コンデン
サ。 （２）導電膜が最終金属層への端子接続を可能にする間
隙を画定することを特徴とする、上記（１）に記載の減
結合コンデンサ。 （３）集積回路が、間隙を通る電力バスへの端子接続に
適した導電膜および電力バスへの端子接続用のバイアを
画定する保護層を含むことを特徴とする、上記（２）に
記載の減結合コンデンサ。 （４）最終金属層が信号配線を含み、導電膜が信号配線
を除いた実質上すべての最終金属層を覆うことを特徴と
する、上記（１）に記載の減結合コンデンサ。 （５）電力バスが少なくとも１つの接地バスおよび少な
くとも１つの電圧供給バスを含み、導電膜が少なくとも
２つの導電ストリップを含み、少なくとも１つの導電ス
トリップが電圧供給バス上に配置されかつ接地に接続さ
れ、少なくとも１つの導電ストリップが接地バス上に配
置されかつ電圧供給に接続されることを特徴とする、上
記（１）に記載の減結合コンデンサ。 （６）電力バスが上面および側面を有し、導電ストリッ
プが上面および電力バスの上面の少なくとも一部を覆う
ことを特徴とする、上記（５）に記載の減結合コンデン
サ。 （７）導電膜が２０００オングストローム程度の厚さを
有することを特徴とする、上記（１）に記載の減結合コ
ンデンサ。 （８）誘電体層が実質上均一な厚さを有することを特徴
とする、上記（１）に記載の減結合コンデンサ。 （９）誘電体層が１０００オングストローム程度の厚さ
を有することを特徴とする、上記（１）に記載の減結合
コンデンサ。 （１０）電力バスを含む最終金属層を有する集積回路デ
バイス・ベースを備えるステップと、最終金属層上に誘
電体膜を配置するステップと、誘電体膜上に保護膜を配
置するステップとを含み、一体型減結合コンデンサが電
力バス上に形成される、集積回路デバイス用の一体型減
結合コンデンサを形成する方法。 （１１）導電膜上に保護層を配置するステップをさらに
含むことを特徴とする、上記（１０）に記載の減結合コ
ンデンサを形成する方法。 （１２）導電膜および最終金属層への接続を可能にする
バイアを形成するステップをさらに含むことを特徴とす
る、上記（１１）に記載の減結合コンデンサを形成する
方法。 （１３）誘電体膜が実質上すべての集積回路を覆うこと
を特徴とする、上記（１０）に記載の減結合コンデンサ
を形成する方法。 （１４）誘電体膜を配置するステップが、誘電体膜を化
学的気相付着によって配置するステップを含むことを特
徴とする、上記（１０）に記載の減結合コンデンサを形
成する方法。 （１５）誘電体膜が窒化ケイ素を含むように形成される
ことを特徴とする、上記（１０）に記載の減結合コンデ
ンサを形成する方法。 （１６）保護膜が電力バスの上面および側面を覆うよう
に形成されることを特徴とする、上記（１０）に記載の
減結合コンデンサを形成する方法。 （１７）保護膜が少なくとも２つの導電ストリップを含
むように形成されることを特徴とする、上記（１０）に
記載の減結合コンデンサを形成する方法。 （１８）最終金属層が信号配線を含むように形成され、
かつ保護膜が信号配線を覆わないように形成されること
を特徴とする、上記（１０）に記載の減結合コンデンサ
を形成する方法。 （１９）保護膜を配置するステップが導電膜をスパッタ
リングするステップを含むことを特徴とする、上記（１
０）に記載の減結合コンデンサを形成する方法。 （２０）保護膜がアルミニウムを含むように形成される
ことを特徴とする、上記（１０）に記載の減結合コンデ
ンサを形成する方法。
【図１】従来のＩＣチップの最上層の断面図である。
【図２】本発明の例示的実施形態による減結合コンデン
サを有する集積回路の略平面図である。
サを有する集積回路の略平面図である。
【図３】減結合コンデンサを有する集積回路を形成する
例示的製造プロセスの様々な段階における断面図であ
る。
例示的製造プロセスの様々な段階における断面図であ
る。
【図４】減結合コンデンサを有する集積回路を形成する
例示的製造プロセスの様々な段階における断面図であ
る。
例示的製造プロセスの様々な段階における断面図であ
る。
【図５】減結合コンデンサを有する集積回路を形成する
例示的製造プロセスの様々な段階における断面図であ
る。
例示的製造プロセスの様々な段階における断面図であ
る。
【図６】減結合コンデンサを有する集積回路を形成する
例示的製造プロセスの様々な段階における断面図であ
る。
例示的製造プロセスの様々な段階における断面図であ
る。
１０ ＩＣチップ
１２ 減結合コンデンサ
２０ 最終金属層
２１ 側面
２２ 電力バス
２４ 電力バス
２６ 信号配線
２７ 間隙
３０ 誘電体膜
３２ 平坦面３
３４ 側壁面
４０ 導電膜
４２ 導電ストリップ
４４ 導電ストリップ
４７ 間隙
５０ 保護層
５３ バイア
１１０ ＩＣチップ
１２０ 最終金属層
１３０ 誘電体層
１５０ 保護層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジョン・エドワード・シーツ・ザ・セカ
ンド
アメリカ合衆国55992 ミネソタ州ザン
ブロータワンハンドレッド・シックステ
ィイス・アベニュー 46505
(56)参考文献 特開 平７−120788（ＪＰ，Ａ)
特開 昭64−19745（ＪＰ，Ａ)
特開 昭61−158162（ＪＰ，Ａ)
特開 平２−276088（ＪＰ，Ａ)
特開 平５−36857（ＪＰ，Ａ)
特開 昭60−140852（ＪＰ，Ａ)
特開 昭59−144166（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
H01L 21/3205
Claims (10)
- 【請求項１】集積されたデバイスを有し、該デバイスを
電源バウンスから絶縁するための減結合コンデンサを一
体化した集積回路チップであって、 （イ）前記デバイスのための一対の電力配線として働
き、前記集積回路チップの表面上に並べて設けられた、
最終金属配線である電圧供給配線及び接地用配線と、 （ロ）前記集積回路チップの表面と、前記電圧供給配線
の上面及び側面と、前記接地用配線の上面及び側面とを
覆う誘電体膜と、 （ハ）前記電圧供給配線の上面及び側面の前記誘電体膜
上に設けられた第１導電膜であって、前記電圧供給配線
の側面において前記誘電体膜を介して前記側面に対面す
るように上記上面よりも下方の位置まで延びるように設
けられ、前記電圧供給配線の上面の上に位置する部分に
間隙が設けられている前記第１導電膜と、 （ニ）前記接地用配線の上面及び側面の前記誘電体膜上
に設けられた第２導電膜であって、前記接地用配線の側
面において前記誘電体膜を介して前記側面に対面するよ
うに上記上面よりも下方の位置まで延びるように設けら
れ、前記接地用配線の上面の上に位置する部分に間隙が
設けられている前記第２導電膜と、 （ホ）前記第１導電膜及び前記第２導電膜と、該第１及
び第２導電膜で覆われていない前記誘電体膜とを覆う保
護層とを備え、 （ヘ）前記電圧供給配線が該電圧供給配線に対する減結
合コンデンサの下側電極として働き、前記電圧供給配線
の上面及び側面の前記誘電体膜が前記減結合コンデンサ
の誘電体膜として働き、該誘電体膜上の前記第１導電膜
が前記減結合コンデンサの上側電極として働き、 前記接地用配線が該接地用配線に対する減結合コンデン
サの下側電極として働き、前記接地用配線の上面及び側
面の前記誘電体膜が前記減結合コンデンサの誘電体膜と
して働き、該誘電体膜上の前記第２導電膜が前記減結合
コンデンサの上側電極として働き、 （ト）前記電圧供給配線を電源に接続するバイアが設け
られ、該バイアは、前記電圧供給配線の上面の上に位置
する前記保護層及び前記第１導電膜の間隙を通り、更に
前記誘電体膜を通って前記電圧供給配線の上面に接続さ
れており、 （チ）前記接地用配線を電源に接続するバイアが設けら
れ、該バイアは、前記接地用配線の上面の上に位置する
前記保護層及び前記第２導電膜の間隙を通り、更に前記
誘電体膜を通って前記接地用配線の上面に接続されてい
ることを特徴とする集積回路チップ。 - 【請求項２】前記誘電体膜が、化学的気相付着により付
着された窒化ケイ素であることを特徴とする、請求項１
に記載の集積回路チップ。 - 【請求項３】前記第１及び第２導電膜が２０００オング
ストロームの厚さを有し、前記電圧供給配線及び接地用
配線の上面の前記誘電体膜が１５００オングストローム
の厚さを有し、前記電圧供給配線及び接地用配線の側面
の前記誘電体膜が１１００オングストロームの厚さを有
することを特徴とする、請求項１に記載の集積回路チッ
プ。 - 【請求項４】集積されたデバイスを有し、該デバイスを
電源バウンスから絶縁するための減結合コンデンサを一
体化した集積回路チップであって、 （イ）該集積回路チップの表面上に並べて設けられた、
最終金属配線である電圧供給配線及び接地用配線並びに
信号配線であって、前記電圧供給配線及び接地用配線は
前記デバイスのための一対の電力配線として働く、前記
電圧供給配線及び接地用配線並びに信号配線と、 （ロ）前記集積回路チップの表面と、前記電圧供給配線
の上面及び側面と、前記接地用配線の上面及び側面と、
前記信号配線の上面及び側面とを覆う誘電体膜と、 （ハ）前記電圧供給配線の上面及び側面の前記誘電体膜
上に設けられた第１導電膜であって、前記電圧供給配線
の側面において前記誘電体膜を介して前記側面に対面す
るように上記上面よりも下方の位置まで延びるように設
けられ、前記電圧供給配線の上面の上に位置する部分に
間隙が設けられている前記第１導電膜と、 （ニ）前記接地用配線の上面及び側面の前記誘電体膜上
に設けられた第２導電膜であって、前記接地用配線の側
面において前記誘電体膜を介して前記側面に対面するよ
うに上記上面よりも下方の位置まで延びるように設けら
れ、前記接地用配線の上面の上に位置する部分に間隙が
設けられている前記第２導電膜と、 （ホ）前記第１導電膜及び前記第２導電膜と、該第１及
び第２導電膜で覆われていない前記誘電体膜とを覆う保
護層とを備え、 （ヘ）前記電圧供給配線が該電圧供給配線に対する減結
合コンデンサの下側電極として働き、前記電圧供給配線
の上面及び側面の前記誘電体膜が前記減結合コンデンサ
の誘電体膜として働き、該誘電体膜上の前記第１導電膜
が前記減結合コンデンサの上側電極として働き、 前記接地用配線が該接地用配線に対する減結合コンデン
サの下側電極として働き、前記接地用配線の上面及び側
面の前記誘電体膜が前記減結合コンデンサの誘電体膜と
して働き、該誘電体膜上の前記第２導電膜が前記減結合
コンデンサの上側電極として働き、 （ト）前記電圧供給配線を電源に接続するバイアが設け
られ、該バイアは、前記電圧供給配線の上面の上に位置
する前記保護層及び前記第１導電膜の間隙を通り、更に
前記誘電体膜を通って前記電圧供給配線の上面に接続さ
れており、 （チ）前記接地用配線を電源に接続するバイアが設けら
れ、該バイアは、前記接地用配線の上面の上に位置する
前記保護層及び前記第２導電膜の間隙を通り、更に前記
誘電体膜を通って前記接地用配線の上面に接続されてお
り、 （リ）前記信号配線に接続するバイアが設けられ、該バ
イアは、前記信号配線の上面の上に位置する前記保護層
及び前記誘電体膜を通って前記信号配線の上面に接続さ
れていることを特徴とする集積回路チップ。 - 【請求項５】前記誘電体膜が、化学的気相付着により付
着された窒化ケイ素であることを特徴とする、請求項４
に記載の集積回路チップ。 - 【請求項６】前記第１及び第２導電膜が２０００オング
ストロームの厚さを有し、前記電圧 供給配線及び接地用
配線の上面の前記誘電体膜が１５００オングストローム
の厚さを有し、前記電圧供給配線及び接地用配線の側面
の前記誘電体膜が１１００オングストロームの厚さを有
することを特徴とする、請求項４に記載の集積回路チッ
プ。 - 【請求項７】集積されたデバイスを有し、該デバイスを
電源バウンスから絶縁するための減結合コンデンサを一
体化した集積回路チップの製造方法であって、 （ａ）前記デバイスのための一対の電力配線として働
き、最終金属配線である電圧供給配線及び接地用配線を
前記集積回路チップの表面上に並べて形成するステップ
と、 （ｂ）前記集積回路チップの表面と、前記電圧供給配線
の上面及び側面と、前記接地用配線の上面及び側面とを
覆うように誘電体膜を形成するステップと、 （ｃ）前記電圧供給配線の上面及び側面の前記誘電体膜
上に第１導電膜を形成するに際し前記電圧供給配線の側
面において前記誘電体膜を介して前記側面に対面するよ
うに上記上面よりも下方の位置まで延びるように前記第
１導電膜を形成し、前記接地用配線の上面及び側面の前
記誘電体膜上に第２導電膜を形成するに際し前記接地用
配線の側面において前記誘電体膜を介して前記側面に対
面するように上記上面よりも下方の位置まで延びるよう
に前記第２導電膜を形成するステップと、 （ｄ）前記第１導電膜のうち前記電圧供給配線の上面の
上に位置する部分に間隙を形成し、前記第２導電膜のう
ち前記接地用配線の上面の上に位置する部分に間隙を形
成するステップと、 （ｅ）前記第１及び第２導電膜と、該第１及び第２導電
膜で覆われていない前記誘電体膜とを覆うように保護層
を形成するステップと、 （ｆ）前記電圧供給配線の上面の上に位置する前記保護
層及び前記第１導電膜の間隙を通り、更に前記誘電体膜
を通って前記電圧供給配線の上面に接続するように、前
記電圧供給配線を電源に接続するためのバイアを形成
し、前記接地用配線の上面の上に位置する前記保護層及
び前記第２導電膜の間隙を通り、更に前記誘電体膜を通
って前記接地用配線の上面に接続するように、前記接地
用配線を電源に接続するためのバイアを形成するステッ
プとを有し、 前記電圧供給配線が該電圧供給配線に対する減結合コン
デンサの下側電極として働き、前記電圧供給配線の上面
及び側面の前記誘電体膜が前記減結合コンデンサの誘電
体膜として働き、該誘電体膜上の前記第１導電膜が前記
減結合コンデンサの上側電極として働き、 前記接地用配線が該接地用配線に対する減結合コンデン
サの下側電極として働き、前記接地用配線の上面及び側
面の前記誘電体膜が前記減結合コンデンサの誘電体膜と
して働き、該誘電体膜上の前記第２導電膜が前記減結合
コンデンサの上側電極として働くことを特徴とする集積
回路チップの製造方法。 - 【請求項８】前記誘電体膜が、化学的気相付着により付
着された窒化ケイ素であることを特徴とする、請求項７
に記載の集積回路チップの製造方法。 - 【請求項９】集積されたデバイスを有し、該デバイスを
電源バウンスから絶縁するための減結合コンデンサを一
体化した集積回路チップの製造方法であって、 （ａ）該集積回路チップの表面上の最終金属配線である
電圧供給配線及び接地用配線並びに信号配線であって、
前記電圧供給配線及び接地用配線は前記デバイスのため
の一対の電力配線として働く、前記電圧供給配線及び接
地用配線並びに信号配線を前記集積回路チップの表面上
に並べて形成するステップと、 （ｂ）前記集積回路チップの表面と、前記電圧供給配線
の上面及び側面と、前記接地用配線の上面及び側面と、
前記信号配線の上面及び側面とを覆うように誘電体膜を
形成するステップと、 （ｃ）前記電圧供給配線の上面及び側面の前記誘電体膜
上に第１導電膜を形成するに際し前記電圧供給配線の側
面において前記誘電体膜を介して前記側面に対面するよ
うに上記上面よりも下方の位置まで延びるように前記第
１導電膜を形成し、前記接地用配線の上面及び側面の前
記誘電体膜上に第２導電膜を形成するに際し前記接地用
配線の側面において前記誘電体膜を介して前記側面に対
面するように上記上面よりも下方の位置まで延びるよう
に前記第２導電膜を形成するステップと、 （ｄ）前記第１導電膜のうち前記電圧供給配線の上面の
上に位置する部分に間隙を形成し、前記第２導電膜のう
ち前記接地用配線の上面の上に位置する部分に間隙を形
成するステップと、 （ｅ）前記第１及び第２導電膜と、該第１及び第２導電
膜で覆われていない前記誘電体膜とを覆う保護層を形成
するステップと、 （ｆ）前記電圧供給配線の上面の上に位置する前記保護
層及び前記第１導電膜の間隙を通り、更に前記誘電体膜
を通って前記電圧供給配線の上面に接続するように、前
記電圧供給配線を電源に接続するためのバイアを形成
し、前記接地用配線の上面の上に位置する前記保護層及
び前記第２導電膜の間隙を通り、更に前記誘電体膜を通
って前記接地用配線の上面に接続するように、前記接地
用配線を電源に接続するためのバイアを形成し、前記信
号配線の上面の上に位置する前記保護層及び前記誘電体
層を通って前記信号配線の上面に接続するバイアを形成
するステップとを有し、 前記電圧供給配線が該電圧供給配線に対する減結合コン
デンサの下側電極として働き、前記電圧供給配線の上面
及び側面の前記誘電体膜が前記減結合コンデンサの誘電
体膜として働き、該誘電体膜上の前記第１導電膜が前記
減結合コンデンサの上側電極として働き、 前記接地用配線が該接地用配線に対する減結合コンデン
サの下側電極として働き、前記接地用配線の上面及び側
面の前記誘電体膜が前記減結合コンデンサの誘電体膜と
して働き、該誘電体膜上の前記第２導電膜が前記減結合
コンデンサの上側電極として働くことを特徴とする集積
回路チップの製造方法。 - 【請求項１０】前記誘電体膜が、化学的気相付着により
付着された窒化ケイ素であることを特徴とする、請求項
９に記載の集積回路チップの製造方法。
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|---|---|---|---|---|
| US5998275A (en) * | 1997-10-17 | 1999-12-07 | California Micro Devices, Inc. | Method for programmable integrated passive devices |
| USRE38550E1 (en) | 1996-10-18 | 2004-07-06 | California Micro Devices, Inc. | Method for programmable integrated passive devices |
| DE19646208C2 (de) * | 1996-11-08 | 2001-08-30 | Infineon Technologies Ag | Verfahren zur Herstellung eines Kondensators und Speicherfeld |
| JP3060995B2 (ja) * | 1997-05-29 | 2000-07-10 | 日本電気株式会社 | 半導体容量素子構造および製造方法 |
| JP2000216343A (ja) * | 1999-01-27 | 2000-08-04 | Nec Corp | 半導体集積回路 |
| US6565730B2 (en) * | 1999-12-29 | 2003-05-20 | Intel Corporation | Self-aligned coaxial via capacitors |
| US6278147B1 (en) | 2000-01-18 | 2001-08-21 | International Business Machines Corporation | On-chip decoupling capacitor with bottom hardmask |
| US6323099B1 (en) | 2000-02-02 | 2001-11-27 | Advanced Micro Devices | High k interconnect de-coupling capacitor with damascene process |
| US6417556B1 (en) | 2000-02-02 | 2002-07-09 | Advanced Micro Devices, Inc. | High K dielectric de-coupling capacitor embedded in backend interconnect |
| US6384468B1 (en) | 2000-02-07 | 2002-05-07 | International Business Machines Corporation | Capacitor and method for forming same |
| US6300161B1 (en) | 2000-02-15 | 2001-10-09 | Alpine Microsystems, Inc. | Module and method for interconnecting integrated circuits that facilitates high speed signal propagation with reduced noise |
| DE10109220A1 (de) * | 2001-02-26 | 2002-09-12 | Infineon Technologies Ag | Integrierte Schaltung mit einer Stützkapazität |
| US6706584B2 (en) * | 2001-06-29 | 2004-03-16 | Intel Corporation | On-die de-coupling capacitor using bumps or bars and method of making same |
| US6856007B2 (en) * | 2001-08-28 | 2005-02-15 | Tessera, Inc. | High-frequency chip packages |
| US6717193B2 (en) * | 2001-10-09 | 2004-04-06 | Koninklijke Philips Electronics N.V. | Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same |
| US6620673B1 (en) | 2002-03-08 | 2003-09-16 | Alpine Microsystems, Inc. | Thin film capacitor having multi-layer dielectric film including silicon dioxide and tantalum pentoxide |
| US6897702B2 (en) * | 2002-05-30 | 2005-05-24 | Sun Microsystems, Inc. | Process variation compensated high voltage decoupling capacitor biasing circuit with no DC current |
| US6972480B2 (en) | 2003-06-16 | 2005-12-06 | Shellcase Ltd. | Methods and apparatus for packaging integrated circuit devices |
| US20050067681A1 (en) * | 2003-09-26 | 2005-03-31 | Tessera, Inc. | Package having integral lens and wafer-scale fabrication method therefor |
| US7298030B2 (en) * | 2003-09-26 | 2007-11-20 | Tessera, Inc. | Structure and method of making sealed capped chips |
| US20050139984A1 (en) * | 2003-12-19 | 2005-06-30 | Tessera, Inc. | Package element and packaged chip having severable electrically conductive ties |
| US20050189635A1 (en) * | 2004-03-01 | 2005-09-01 | Tessera, Inc. | Packaged acoustic and electromagnetic transducer chips |
| US7102204B2 (en) * | 2004-06-29 | 2006-09-05 | International Business Machines Corporation | Integrated SOI fingered decoupling capacitor |
| US7193262B2 (en) * | 2004-12-15 | 2007-03-20 | International Business Machines Corporation | Low-cost deep trench decoupling capacitor device and process of manufacture |
| US20060183270A1 (en) * | 2005-02-14 | 2006-08-17 | Tessera, Inc. | Tools and methods for forming conductive bumps on microelectronic elements |
| US8143095B2 (en) * | 2005-03-22 | 2012-03-27 | Tessera, Inc. | Sequential fabrication of vertical conductive interconnects in capped chips |
| US7375002B2 (en) * | 2005-06-28 | 2008-05-20 | Freescale Semiconductor, Inc. | MIM capacitor in a semiconductor device and method therefor |
| DE102005030585B4 (de) * | 2005-06-30 | 2011-07-28 | Globalfoundries Inc. | Halbleiterbauelement mit einem vertikalen Entkopplungskondensator und Verfahren zu seiner Herstellung |
| US20070138644A1 (en) * | 2005-12-15 | 2007-06-21 | Tessera, Inc. | Structure and method of making capped chip having discrete article assembled into vertical interconnect |
| US20070190747A1 (en) * | 2006-01-23 | 2007-08-16 | Tessera Technologies Hungary Kft. | Wafer level packaging to lidded chips |
| US7936062B2 (en) * | 2006-01-23 | 2011-05-03 | Tessera Technologies Ireland Limited | Wafer level chip packaging |
| US20080002460A1 (en) * | 2006-03-01 | 2008-01-03 | Tessera, Inc. | Structure and method of making lidded chips |
| US8604605B2 (en) | 2007-01-05 | 2013-12-10 | Invensas Corp. | Microelectronic assembly with multi-layer support structure |
| US8207592B2 (en) * | 2008-11-21 | 2012-06-26 | Xilinx, Inc. | Integrated capacitor with array of crosses |
| US7944732B2 (en) * | 2008-11-21 | 2011-05-17 | Xilinx, Inc. | Integrated capacitor with alternating layered segments |
| US7956438B2 (en) * | 2008-11-21 | 2011-06-07 | Xilinx, Inc. | Integrated capacitor with interlinked lateral fins |
| US8362589B2 (en) * | 2008-11-21 | 2013-01-29 | Xilinx, Inc. | Integrated capacitor with cabled plates |
| US7994610B1 (en) | 2008-11-21 | 2011-08-09 | Xilinx, Inc. | Integrated capacitor with tartan cross section |
| US7994609B2 (en) * | 2008-11-21 | 2011-08-09 | Xilinx, Inc. | Shielding for integrated capacitors |
| US8653844B2 (en) | 2011-03-07 | 2014-02-18 | Xilinx, Inc. | Calibrating device performance within an integrated circuit |
| US9082886B2 (en) * | 2011-05-12 | 2015-07-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Adding decoupling function for tap cells |
| US8659121B2 (en) * | 2011-07-21 | 2014-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor devices with orientation-free decoupling capacitors and methods of manufacture thereof |
| US8941974B2 (en) | 2011-09-09 | 2015-01-27 | Xilinx, Inc. | Interdigitated capacitor having digits of varying width |
| US9379543B2 (en) * | 2012-04-10 | 2016-06-28 | Sol Chip Ltd. | Integrated circuit energy harvester |
| US9270247B2 (en) | 2013-11-27 | 2016-02-23 | Xilinx, Inc. | High quality factor inductive and capacitive circuit structure |
| US9524964B2 (en) | 2014-08-14 | 2016-12-20 | Xilinx, Inc. | Capacitor structure in an integrated circuit |
| CN107424991A (zh) * | 2017-06-19 | 2017-12-01 | 南京中感微电子有限公司 | 一种集成电路及印刷电路板 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662354A (en) | 1979-10-25 | 1981-05-28 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Hybrid type semiconductor integrated circuit device |
| US4439813A (en) * | 1981-07-21 | 1984-03-27 | Ibm Corporation | Thin film discrete decoupling capacitor |
| US4471405A (en) * | 1981-12-28 | 1984-09-11 | International Business Machines Corporation | Thin film capacitor with a dual bottom electrode structure |
| US4423087A (en) * | 1981-12-28 | 1983-12-27 | International Business Machines Corporation | Thin film capacitor with a dual bottom electrode structure |
| JPS6095961A (ja) * | 1983-10-31 | 1985-05-29 | Nec Corp | 半導体集積回路装置 |
| US4675717A (en) | 1984-10-09 | 1987-06-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Water-scale-integrated assembly |
| US4638400A (en) * | 1985-10-24 | 1987-01-20 | General Electric Company | Refractory metal capacitor structures, particularly for analog integrated circuit devices |
| US4945399A (en) * | 1986-09-30 | 1990-07-31 | International Business Machines Corporation | Electronic package with integrated distributed decoupling capacitors |
| JPH02260559A (ja) * | 1989-03-31 | 1990-10-23 | Seiko Epson Corp | 半導体集積回路装置 |
| US5254493A (en) * | 1990-10-30 | 1993-10-19 | Microelectronics And Computer Technology Corporation | Method of fabricating integrated resistors in high density substrates |
| US5134539A (en) * | 1990-12-17 | 1992-07-28 | Nchip, Inc. | Multichip module having integral decoupling capacitor |
| JPH0582519A (ja) * | 1991-09-19 | 1993-04-02 | Nec Corp | 半導体装置の配線及びその製造方法 |
| US5472900A (en) * | 1991-12-31 | 1995-12-05 | Intel Corporation | Capacitor fabricated on a substrate containing electronic circuitry |
| SE470415B (sv) * | 1992-07-06 | 1994-02-14 | Ericsson Telefon Ab L M | Kondensator med hög kapacitans i ett integrerat funktionsblock eller en integrerad krets, förfarande för framställning av kondensatorn och användning av kondensatorn som en integrerad avkopplingskondensator |
| US5208725A (en) * | 1992-08-19 | 1993-05-04 | Akcasu Osman E | High capacitance structure in a semiconductor device |
| US5272600A (en) * | 1992-09-02 | 1993-12-21 | Microelectronics And Computer Technology Corporation | Electrical interconnect device with interwoven power and ground lines and capacitive vias |
| US5394294A (en) * | 1992-12-17 | 1995-02-28 | International Business Machines Corporation | Self protective decoupling capacitor structure |
| JPH06252362A (ja) | 1993-03-02 | 1994-09-09 | Nec Yamaguchi Ltd | 半導体集積回路 |
| US5589707A (en) * | 1994-11-07 | 1996-12-31 | International Business Machines Corporation | Multi-surfaced capacitor for storing more charge per horizontal chip area |
| US5563762A (en) * | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| US5635421A (en) * | 1995-06-15 | 1997-06-03 | Taiwan Semiconductor Manufacturing Company | Method of making a precision capacitor array |
-
1996
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