JP3405650B2 - 集積回路チップ及びこれの製造方法 - Google Patents
集積回路チップ及びこれの製造方法Info
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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-
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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Description
【0001】
【発明の属する技術分野】本発明は、一般に集積回路
(IC)チップの設計および製造に関し、さらに詳細に
は、減結合キャパシタンスを有するICチップに関す
る。
(IC)チップの設計および製造に関し、さらに詳細に
は、減結合キャパシタンスを有するICチップに関す
る。
【0002】
【従来の技術】シリコン・デバイス形状が縮小するにつ
れて、ICチップ密度および速度性能はかなり向上す
る。これらのデバイスを有するシステムはサブナノ秒時
間でスイッチし、したがってチップ密度および性能の一
層の向上が期待できる。この高速スイッチングにより、
一般に電源バウンスと呼ばれる供給電圧変動をもたらす
大きい過渡電流が生じる。したがって、一般にデバイス
を電源バウンスから絶縁するために減結合コンデンサが
使用されてきた。
れて、ICチップ密度および速度性能はかなり向上す
る。これらのデバイスを有するシステムはサブナノ秒時
間でスイッチし、したがってチップ密度および性能の一
層の向上が期待できる。この高速スイッチングにより、
一般に電源バウンスと呼ばれる供給電圧変動をもたらす
大きい過渡電流が生じる。したがって、一般にデバイス
を電源バウンスから絶縁するために減結合コンデンサが
使用されてきた。
【0003】減結合コンデンサは、チップ・キャリヤ、
すなわち多数のICチップを担持するモジュール上に実
装されていた。例えば、タッカーマン(Tuckerm
an)他の米国出願第5134539号およびヘレロ
(Herrero)他の米国出願第4675717号を
参照のこと。しかしながら、集積回路の急速な小形化お
よび急速な高速化のために、チップ・キャリヤ減結合コ
ンデンサでは、それが担持するICチップ上の電源バウ
ンスが十分に低減または絶縁されない。オフチップ減結
合コンデンサは、ICチップに直接配線することにより
実装されてきた。しかしながら、長い配線接続は大きい
抵抗を有し、したがって時定数が過度に大きくなるため
に必然的にこのキャパシタンスの有効性が制限される。
また、この技法では、離散的コンデンサ基板の複雑さお
よびアセンブリ・コストのためにコストが高くなる。
すなわち多数のICチップを担持するモジュール上に実
装されていた。例えば、タッカーマン(Tuckerm
an)他の米国出願第5134539号およびヘレロ
(Herrero)他の米国出願第4675717号を
参照のこと。しかしながら、集積回路の急速な小形化お
よび急速な高速化のために、チップ・キャリヤ減結合コ
ンデンサでは、それが担持するICチップ上の電源バウ
ンスが十分に低減または絶縁されない。オフチップ減結
合コンデンサは、ICチップに直接配線することにより
実装されてきた。しかしながら、長い配線接続は大きい
抵抗を有し、したがって時定数が過度に大きくなるため
に必然的にこのキャパシタンスの有効性が制限される。
また、この技法では、離散的コンデンサ基板の複雑さお
よびアセンブリ・コストのためにコストが高くなる。
【0004】オンチップ解決策は、集積回路の2つまた
はそれ以上の金属層を使用して平行板コンデンサ構造を
製造することによって試みられてきた。例えば、ビーチ
(Beach)他のHigh Dielectric
Constant On−Chip Decoupli
ng Capacitor Incorporated
Into BEOL Fabrication Pr
ocess、IBMTechnical Disclo
sure Bulletin、1994年10月では、
減結合コンデンサが最終金属層と下地の金属層の間に作
成される。アクチャス(Akcasu)の米国出願第5
208725号には、既存の集積回路の層によって形成
された2組の平行導電ストリップから構成される一体型
減結合コンデンサが開示されている。これらの技法で
は、他の場合には信号配線または論理配線に使用される
かなりの数の金属配線を使用する。第3の減結合コンデ
ンサ製造技法は、ゲート酸化物コンデンサを用いて作成
した構造を使用するものである。これらのコンデンサ
は、チップの広いシリコン領域を占拠し、応力破壊を受
けやすく、したがって収量および信頼性が制限される。
例えば、酸化物層が所望の厚さほど厚くない場合、応力
点が生じ、時間がたつにつれてチップが破損する。さら
に、酸化物層は細い穴または他の欠陥を有し、チップが
すぐに破損する。したがって、これらの減結合コンデン
サは非効率的かつ高価である。
はそれ以上の金属層を使用して平行板コンデンサ構造を
製造することによって試みられてきた。例えば、ビーチ
(Beach)他のHigh Dielectric
Constant On−Chip Decoupli
ng Capacitor Incorporated
Into BEOL Fabrication Pr
ocess、IBMTechnical Disclo
sure Bulletin、1994年10月では、
減結合コンデンサが最終金属層と下地の金属層の間に作
成される。アクチャス(Akcasu)の米国出願第5
208725号には、既存の集積回路の層によって形成
された2組の平行導電ストリップから構成される一体型
減結合コンデンサが開示されている。これらの技法で
は、他の場合には信号配線または論理配線に使用される
かなりの数の金属配線を使用する。第3の減結合コンデ
ンサ製造技法は、ゲート酸化物コンデンサを用いて作成
した構造を使用するものである。これらのコンデンサ
は、チップの広いシリコン領域を占拠し、応力破壊を受
けやすく、したがって収量および信頼性が制限される。
例えば、酸化物層が所望の厚さほど厚くない場合、応力
点が生じ、時間がたつにつれてチップが破損する。さら
に、酸化物層は細い穴または他の欠陥を有し、チップが
すぐに破損する。したがって、これらの減結合コンデン
サは非効率的かつ高価である。
【0005】
【発明が解決しようとする課題】集積回路業界では、一
体型減結合コンデンサを有する低コストかつ信頼性の高
い集積回路を提供するニーズが高まっている。本発明
は、このニーズおよび他のニーズに対処するものであ
る。
体型減結合コンデンサを有する低コストかつ信頼性の高
い集積回路を提供するニーズが高まっている。本発明
は、このニーズおよび他のニーズに対処するものであ
る。
【0006】
【課題を解決するための手段】本発明は集積回路用の減
結合コンデンサである。集積回路は、電力バスを含む最
終金属層を有する。減結合コンデンサは、最終金属層上
に配置された誘電体膜および誘電体層上に配置された導
電膜を含み、それにより誘電体層内にキャパシタンスが
形成される。
結合コンデンサである。集積回路は、電力バスを含む最
終金属層を有する。減結合コンデンサは、最終金属層上
に配置された誘電体膜および誘電体層上に配置された導
電膜を含み、それにより誘電体層内にキャパシタンスが
形成される。
【0007】
【発明の実施の形態】次に、図1を参照すると、従来の
集積回路(IC)チップ110の最上層の断面図が示さ
れている。当業者なら理解できるように、従来のICチ
ップ110は、一般にいくつかの金属層を含むいくつか
の層を含む。図1に示される最上層は、誘電体層130
上に配置された最終金属層120を含む。最終金属層1
20は、一般に信号配線ならびに電力分配配線(電力バ
ス)を担持する。最終金属層120上には、一般に二酸
化ケイ素、窒化ケイ素またはポリマーの保護(overcoa
t)層150が配置される。ICチップ110の下部層
は一般に平坦面になるまで機械的に研磨されるが、最終
金属層120は研磨されない。したがって、従来のIC
チップ110では、保護層150が異なるトポグラフィ
上に配置される。
集積回路(IC)チップ110の最上層の断面図が示さ
れている。当業者なら理解できるように、従来のICチ
ップ110は、一般にいくつかの金属層を含むいくつか
の層を含む。図1に示される最上層は、誘電体層130
上に配置された最終金属層120を含む。最終金属層1
20は、一般に信号配線ならびに電力分配配線(電力バ
ス)を担持する。最終金属層120上には、一般に二酸
化ケイ素、窒化ケイ素またはポリマーの保護(overcoa
t)層150が配置される。ICチップ110の下部層
は一般に平坦面になるまで機械的に研磨されるが、最終
金属層120は研磨されない。したがって、従来のIC
チップ110では、保護層150が異なるトポグラフィ
上に配置される。
【0008】次に、図6を参照すると、その最終金属層
20と保護層50の間に形成された全体的に12で示さ
れた一体型減結合コンデンサを有する例示的ICチップ
10が示されている。最終金属層20は、一般に複数の
信号配線26および電力バス22、24を含む。電力バ
スは、一般にアルミニウムであり、接地源、例えば0ボ
ルト(V)に接続された接地バス22、およびそれぞれ
電源、例えば2.5V、3.3V、5.0Vなどに接続
された電圧供給バス24を含む。図が見やすいように、
図面にはICチップ10の有限の領域のみが示されてい
る。
20と保護層50の間に形成された全体的に12で示さ
れた一体型減結合コンデンサを有する例示的ICチップ
10が示されている。最終金属層20は、一般に複数の
信号配線26および電力バス22、24を含む。電力バ
スは、一般にアルミニウムであり、接地源、例えば0ボ
ルト(V)に接続された接地バス22、およびそれぞれ
電源、例えば2.5V、3.3V、5.0Vなどに接続
された電圧供給バス24を含む。図が見やすいように、
図面にはICチップ10の有限の領域のみが示されてい
る。
【0009】減結合コンデンサ12は、最終金属層20
と導電膜40の間に配置された誘電体膜30を含む。最
終金属層20は減結合コンデンサ12の一方の板を形成
し、導電膜40は他方の板を形成する。以下に詳細に説
明するように、導電膜40は、下地の最終金属層20へ
の接続が可能になり、かつ所望の位置にのみ減結合キャ
パシタンスが形成されるように、ICチップ10の表面
上に選択的にパターニングされる。
と導電膜40の間に配置された誘電体膜30を含む。最
終金属層20は減結合コンデンサ12の一方の板を形成
し、導電膜40は他方の板を形成する。以下に詳細に説
明するように、導電膜40は、下地の最終金属層20へ
の接続が可能になり、かつ所望の位置にのみ減結合キャ
パシタンスが形成されるように、ICチップ10の表面
上に選択的にパターニングされる。
【0010】最終金属層20のすぐ上にキャパシタンス
が形成されると、ICチップの性能が向上する。例え
ば、コンデンサ板への配線接続は、オフチップ減結合コ
ンデンサ内の配線接続よりも短い。したがって、減結合
コンデンサ12では、高速スイッチングに必要とされる
大きい電流によって生じる電源バウンスに対する応答が
より速くなるので、ICチップ内でのスイッチング速度
がより速くなる。
が形成されると、ICチップの性能が向上する。例え
ば、コンデンサ板への配線接続は、オフチップ減結合コ
ンデンサ内の配線接続よりも短い。したがって、減結合
コンデンサ12では、高速スイッチングに必要とされる
大きい電流によって生じる電源バウンスに対する応答が
より速くなるので、ICチップ内でのスイッチング速度
がより速くなる。
【0011】次に、図3ないし図6を参照すると、一体
型減結合コンデンサ12を有するICチップ10を製造
する例示のプロセスが示されている。従来のプロセス・
ステップを使用して、最終金属層20をICチップ10
上に付着し、画定する。この段階におけるICチップ1
0の構造を図3に示す。
型減結合コンデンサ12を有するICチップ10を製造
する例示のプロセスが示されている。従来のプロセス・
ステップを使用して、最終金属層20をICチップ10
上に付着し、画定する。この段階におけるICチップ1
0の構造を図3に示す。
【0012】次に、図4を参照すると、誘電体膜30が
最終金属層20上に配置されている。誘電体膜30は、
最終金属層20を露出させる機械的に研磨された表面上
に配置される。しかしながら、例示の実施形態では、最
終金属層20は研磨されない。これは、研磨はプロセス
・ステップを追加し、さらに重要なことに、以下に詳細
に説明するように、研磨されない表面では、減結合コン
デンサ12がキャパシタンスを大きくするために最終金
属層20配線の側面21を利用することができるためで
ある。誘電体膜30は、誘電率の比較的大きい材料、一
般には窒化ケイ素または酸化シリコン、またはポリイミ
ドやポリマーなど他のしばしば使用される材料である。
誘電体膜30は、蒸発、スパッタリング、または化学的
気相付着を含むいくつかの技法を使用して最終金属層上
に配置される。例示の実施形態では、誘電体膜30は、
化学的気相付着によって配置された窒化ケイ素を含む。
窒化ケイ素は、誘電率が比較的大きく、かつ信頼できる
性能が得られる。
最終金属層20上に配置されている。誘電体膜30は、
最終金属層20を露出させる機械的に研磨された表面上
に配置される。しかしながら、例示の実施形態では、最
終金属層20は研磨されない。これは、研磨はプロセス
・ステップを追加し、さらに重要なことに、以下に詳細
に説明するように、研磨されない表面では、減結合コン
デンサ12がキャパシタンスを大きくするために最終金
属層20配線の側面21を利用することができるためで
ある。誘電体膜30は、誘電率の比較的大きい材料、一
般には窒化ケイ素または酸化シリコン、またはポリイミ
ドやポリマーなど他のしばしば使用される材料である。
誘電体膜30は、蒸発、スパッタリング、または化学的
気相付着を含むいくつかの技法を使用して最終金属層上
に配置される。例示の実施形態では、誘電体膜30は、
化学的気相付着によって配置された窒化ケイ素を含む。
窒化ケイ素は、誘電率が比較的大きく、かつ信頼できる
性能が得られる。
【0013】誘電体膜30は、ICチップ10の表面上
に実質上均一な厚さまで付着され、導電膜40を塗布し
た後で最終金属層20配線の短絡を引き起こすボイドが
形成されないように、最終金属層20を十分に覆う必要
がある。均一な厚さは、異なるトポグラフィ上に付着す
る結果として、いくぶん異なることに留意されたい。例
えば、図5に示すように、誘電体膜30は、最終金属配
線の側面21に隣接する側壁面34上よりも、最終金属
配線の上および間の平坦面32上のほうが厚い。
に実質上均一な厚さまで付着され、導電膜40を塗布し
た後で最終金属層20配線の短絡を引き起こすボイドが
形成されないように、最終金属層20を十分に覆う必要
がある。均一な厚さは、異なるトポグラフィ上に付着す
る結果として、いくぶん異なることに留意されたい。例
えば、図5に示すように、誘電体膜30は、最終金属配
線の側面21に隣接する側壁面34上よりも、最終金属
配線の上および間の平坦面32上のほうが厚い。
【0014】上述のように、導電膜40はICチップ1
0の表面上に選択的に配置される。例示の実施形態で
は、導電膜40は、例えば蒸発またはスパッタリングに
よって、ICチップ10の実質上すべての表面上に配置
される。次いで、フォトリソグラフィ技法を使用して、
導電膜40をエッチングして所望の位置の導電膜40を
除去する。図2および図6を見ると最も良くわかるよう
に、導電膜40は、信号配線26のまわりの領域から選
択的にエッチングされ、また最終金属層20の各部上に
間隙27を形成するためにエッチングされる。キャパシ
タンスが信号配線26のスイッチングを妨害するので、
導電膜40は信号配線26上には配置されない。エッチ
ングした間隙27は、以下に詳細に説明するように、最
終金属層20電源に接続できるように設けられる。
0の表面上に選択的に配置される。例示の実施形態で
は、導電膜40は、例えば蒸発またはスパッタリングに
よって、ICチップ10の実質上すべての表面上に配置
される。次いで、フォトリソグラフィ技法を使用して、
導電膜40をエッチングして所望の位置の導電膜40を
除去する。図2および図6を見ると最も良くわかるよう
に、導電膜40は、信号配線26のまわりの領域から選
択的にエッチングされ、また最終金属層20の各部上に
間隙27を形成するためにエッチングされる。キャパシ
タンスが信号配線26のスイッチングを妨害するので、
導電膜40は信号配線26上には配置されない。エッチ
ングした間隙27は、以下に詳細に説明するように、最
終金属層20電源に接続できるように設けられる。
【0015】減結合コンデンサ12を形成するために、
導電膜40は、下地の電力バス22、24の供給電圧と
反対の供給電圧に接続される。図2に示される例示の実
施形態では、導電膜40は2つの導電ストリップ42、
44を含む。一方のストリップ42は接地バス22上に
配置されかつ電圧供給源に接続され、他方のストリップ
44は電圧供給バス24上に配置されかつ接地に接続さ
れる。2つの導電ストリップの使用は例示的なものであ
り、制限的なものではない。例えば、各電力バスまたは
その布置は、反対の供給電圧に接続された導電ストリッ
プと関連する。
導電膜40は、下地の電力バス22、24の供給電圧と
反対の供給電圧に接続される。図2に示される例示の実
施形態では、導電膜40は2つの導電ストリップ42、
44を含む。一方のストリップ42は接地バス22上に
配置されかつ電圧供給源に接続され、他方のストリップ
44は電圧供給バス24上に配置されかつ接地に接続さ
れる。2つの導電ストリップの使用は例示的なものであ
り、制限的なものではない。例えば、各電力バスまたは
その布置は、反対の供給電圧に接続された導電ストリッ
プと関連する。
【0016】導電ストリップ42、44を形成するため
に、導電膜40を図2に示されるようにエッチングす
る。間隙47は導電ストリップを絶縁し、画定する。得
られた導電膜40は、最終金属層20への端子接続に使
用されるエッチングされた間隙27を除いて、最終金属
層20の実質上すべての電力バス22、24を覆う。し
かしながら、端子接続はICチップの1%以下の領域を
表し、最終金属層20はチップの実質的な部分、例えば
70〜75%を覆う。
に、導電膜40を図2に示されるようにエッチングす
る。間隙47は導電ストリップを絶縁し、画定する。得
られた導電膜40は、最終金属層20への端子接続に使
用されるエッチングされた間隙27を除いて、最終金属
層20の実質上すべての電力バス22、24を覆う。し
かしながら、端子接続はICチップの1%以下の領域を
表し、最終金属層20はチップの実質的な部分、例えば
70〜75%を覆う。
【0017】例示の実施形態では、導電膜40は、研磨
されていない誘電体膜30上に配置される。これによ
り、導電膜40が最終金属配線の側面21ならびに上面
を囲むようになる。これにより、表面積の広い、したが
ってキャパシタンスの大きい3つの面を有するコンデン
サが形成される。
されていない誘電体膜30上に配置される。これによ
り、導電膜40が最終金属配線の側面21ならびに上面
を囲むようになる。これにより、表面積の広い、したが
ってキャパシタンスの大きい3つの面を有するコンデン
サが形成される。
【0018】導電膜40、すなわち減結合コンデンサ1
2の上板を形成した後、一般に窒化ケイ素、二酸化ケイ
素またはポリマーの保護層50を、従来の手段、例えば
化学的気相付着によって付着する。この時点において、
ICチップ10の構造は図5に示されるようなものにな
る。次に、導電膜40および電力バス22、24および
最終金属層20の信号配線26に電源を接続するバイア
53を確立するために、保護層中に開口を形成する。例
示の最終構造の略平面図および側面断面図を図2および
図6に示す。電力バス22、24を接続するバイア53
が、導電膜40内に形成されたエッチングした間隙27
中に形成されている。
2の上板を形成した後、一般に窒化ケイ素、二酸化ケイ
素またはポリマーの保護層50を、従来の手段、例えば
化学的気相付着によって付着する。この時点において、
ICチップ10の構造は図5に示されるようなものにな
る。次に、導電膜40および電力バス22、24および
最終金属層20の信号配線26に電源を接続するバイア
53を確立するために、保護層中に開口を形成する。例
示の最終構造の略平面図および側面断面図を図2および
図6に示す。電力バス22、24を接続するバイア53
が、導電膜40内に形成されたエッチングした間隙27
中に形成されている。
【0019】本発明の例示の実施形態では、誘電体膜3
0は、1500Å程度の厚さの平坦面32、および11
00Å程度の厚さの側壁34を有する。誘電体膜30は
任意の厚さを有し、膜が薄くなると信頼性が下がり、膜
が厚くなると一般に単位面積当たり十分なキャパシタン
スが得られないことに留意されたい。
0は、1500Å程度の厚さの平坦面32、および11
00Å程度の厚さの側壁34を有する。誘電体膜30は
任意の厚さを有し、膜が薄くなると信頼性が下がり、膜
が厚くなると一般に単位面積当たり十分なキャパシタン
スが得られないことに留意されたい。
【0020】導電膜40は2000Å程度の厚さを有す
る。導電膜40の厚さは1000Åより厚い。ただし、
膜40が厚くなると抵抗が大きくなる。例示の実施形態
では、導電膜40の厚さは電力バス22、24間の距離
によって制限される。当業者なら理解できるように、本
発明によって得られる全体的な減結合キャパシタンスは
電力バス22、24の数およびサイズによって異なり、
より多くの、より狭い電力バス22、24を有するIC
チップほど減結合キャパシタンスは大きくなる。
る。導電膜40の厚さは1000Åより厚い。ただし、
膜40が厚くなると抵抗が大きくなる。例示の実施形態
では、導電膜40の厚さは電力バス22、24間の距離
によって制限される。当業者なら理解できるように、本
発明によって得られる全体的な減結合キャパシタンスは
電力バス22、24の数およびサイズによって異なり、
より多くの、より狭い電力バス22、24を有するIC
チップほど減結合キャパシタンスは大きくなる。
【0021】本発明の一体型減結合コンデンサでは、チ
ップ性能が向上することの他に、他の減結合技法を組み
込んだチップに比してパッケージされたチップのコスト
が下がる。一体型減結合コンデンサ12は既存のゲート
・レベル・コンデンサに取って代わるものであり、信頼
性が高くなり、シリコン領域が小さくなり、したがって
コストが下がる。減結合コンデンサ12は、希望するな
ら、既存のゲート・レベル・コンデンサまたは外部減結
合コンデンサと関連して使用することもできる。後者の
場合、既存のチップ設計に十分な減結合キャパシタンス
がない場合、ICチップの下地の層または製造プロセス
のバルクを再設計することなしに、一体型減結合コンデ
ンサ12を製造プロセスに容易に組み込むことができ
る。
ップ性能が向上することの他に、他の減結合技法を組み
込んだチップに比してパッケージされたチップのコスト
が下がる。一体型減結合コンデンサ12は既存のゲート
・レベル・コンデンサに取って代わるものであり、信頼
性が高くなり、シリコン領域が小さくなり、したがって
コストが下がる。減結合コンデンサ12は、希望するな
ら、既存のゲート・レベル・コンデンサまたは外部減結
合コンデンサと関連して使用することもできる。後者の
場合、既存のチップ設計に十分な減結合キャパシタンス
がない場合、ICチップの下地の層または製造プロセス
のバルクを再設計することなしに、一体型減結合コンデ
ンサ12を製造プロセスに容易に組み込むことができ
る。
【0022】もちろん、本発明の範囲または精神から逸
脱することなく、上述の実施形態に様々な修正および追
加が加えることができることが理解できよう。例えば、
一体型減結合コンデンサを、チップ担持基板など、他の
デバイス上で使用することができる。したがって、本発
明の範囲は、上述の特定の実施形態に限定されるもので
はなく、頭記の完全かつ正当な請求の範囲によってのみ
規定される。
脱することなく、上述の実施形態に様々な修正および追
加が加えることができることが理解できよう。例えば、
一体型減結合コンデンサを、チップ担持基板など、他の
デバイス上で使用することができる。したがって、本発
明の範囲は、上述の特定の実施形態に限定されるもので
はなく、頭記の完全かつ正当な請求の範囲によってのみ
規定される。
【0023】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0024】(1)最終金属層上に配置された誘電体層
と、誘電体層上に配置された導電層とを含み、それによ
り誘電体層内にキャパシタンスが形成される、電力バス
を含む最終金属層を有する集積回路用の減結合コンデン
サ。 (2)導電膜が最終金属層への端子接続を可能にする間
隙を画定することを特徴とする、上記(1)に記載の減
結合コンデンサ。 (3)集積回路が、間隙を通る電力バスへの端子接続に
適した導電膜および電力バスへの端子接続用のバイアを
画定する保護層を含むことを特徴とする、上記(2)に
記載の減結合コンデンサ。 (4)最終金属層が信号配線を含み、導電膜が信号配線
を除いた実質上すべての最終金属層を覆うことを特徴と
する、上記(1)に記載の減結合コンデンサ。 (5)電力バスが少なくとも1つの接地バスおよび少な
くとも1つの電圧供給バスを含み、導電膜が少なくとも
2つの導電ストリップを含み、少なくとも1つの導電ス
トリップが電圧供給バス上に配置されかつ接地に接続さ
れ、少なくとも1つの導電ストリップが接地バス上に配
置されかつ電圧供給に接続されることを特徴とする、上
記(1)に記載の減結合コンデンサ。 (6)電力バスが上面および側面を有し、導電ストリッ
プが上面および電力バスの上面の少なくとも一部を覆う
ことを特徴とする、上記(5)に記載の減結合コンデン
サ。 (7)導電膜が2000オングストローム程度の厚さを
有することを特徴とする、上記(1)に記載の減結合コ
ンデンサ。 (8)誘電体層が実質上均一な厚さを有することを特徴
とする、上記(1)に記載の減結合コンデンサ。 (9)誘電体層が1000オングストローム程度の厚さ
を有することを特徴とする、上記(1)に記載の減結合
コンデンサ。 (10)電力バスを含む最終金属層を有する集積回路デ
バイス・ベースを備えるステップと、最終金属層上に誘
電体膜を配置するステップと、誘電体膜上に保護膜を配
置するステップとを含み、一体型減結合コンデンサが電
力バス上に形成される、集積回路デバイス用の一体型減
結合コンデンサを形成する方法。 (11)導電膜上に保護層を配置するステップをさらに
含むことを特徴とする、上記(10)に記載の減結合コ
ンデンサを形成する方法。 (12)導電膜および最終金属層への接続を可能にする
バイアを形成するステップをさらに含むことを特徴とす
る、上記(11)に記載の減結合コンデンサを形成する
方法。 (13)誘電体膜が実質上すべての集積回路を覆うこと
を特徴とする、上記(10)に記載の減結合コンデンサ
を形成する方法。 (14)誘電体膜を配置するステップが、誘電体膜を化
学的気相付着によって配置するステップを含むことを特
徴とする、上記(10)に記載の減結合コンデンサを形
成する方法。 (15)誘電体膜が窒化ケイ素を含むように形成される
ことを特徴とする、上記(10)に記載の減結合コンデ
ンサを形成する方法。 (16)保護膜が電力バスの上面および側面を覆うよう
に形成されることを特徴とする、上記(10)に記載の
減結合コンデンサを形成する方法。 (17)保護膜が少なくとも2つの導電ストリップを含
むように形成されることを特徴とする、上記(10)に
記載の減結合コンデンサを形成する方法。 (18)最終金属層が信号配線を含むように形成され、
かつ保護膜が信号配線を覆わないように形成されること
を特徴とする、上記(10)に記載の減結合コンデンサ
を形成する方法。 (19)保護膜を配置するステップが導電膜をスパッタ
リングするステップを含むことを特徴とする、上記(1
0)に記載の減結合コンデンサを形成する方法。 (20)保護膜がアルミニウムを含むように形成される
ことを特徴とする、上記(10)に記載の減結合コンデ
ンサを形成する方法。
と、誘電体層上に配置された導電層とを含み、それによ
り誘電体層内にキャパシタンスが形成される、電力バス
を含む最終金属層を有する集積回路用の減結合コンデン
サ。 (2)導電膜が最終金属層への端子接続を可能にする間
隙を画定することを特徴とする、上記(1)に記載の減
結合コンデンサ。 (3)集積回路が、間隙を通る電力バスへの端子接続に
適した導電膜および電力バスへの端子接続用のバイアを
画定する保護層を含むことを特徴とする、上記(2)に
記載の減結合コンデンサ。 (4)最終金属層が信号配線を含み、導電膜が信号配線
を除いた実質上すべての最終金属層を覆うことを特徴と
する、上記(1)に記載の減結合コンデンサ。 (5)電力バスが少なくとも1つの接地バスおよび少な
くとも1つの電圧供給バスを含み、導電膜が少なくとも
2つの導電ストリップを含み、少なくとも1つの導電ス
トリップが電圧供給バス上に配置されかつ接地に接続さ
れ、少なくとも1つの導電ストリップが接地バス上に配
置されかつ電圧供給に接続されることを特徴とする、上
記(1)に記載の減結合コンデンサ。 (6)電力バスが上面および側面を有し、導電ストリッ
プが上面および電力バスの上面の少なくとも一部を覆う
ことを特徴とする、上記(5)に記載の減結合コンデン
サ。 (7)導電膜が2000オングストローム程度の厚さを
有することを特徴とする、上記(1)に記載の減結合コ
ンデンサ。 (8)誘電体層が実質上均一な厚さを有することを特徴
とする、上記(1)に記載の減結合コンデンサ。 (9)誘電体層が1000オングストローム程度の厚さ
を有することを特徴とする、上記(1)に記載の減結合
コンデンサ。 (10)電力バスを含む最終金属層を有する集積回路デ
バイス・ベースを備えるステップと、最終金属層上に誘
電体膜を配置するステップと、誘電体膜上に保護膜を配
置するステップとを含み、一体型減結合コンデンサが電
力バス上に形成される、集積回路デバイス用の一体型減
結合コンデンサを形成する方法。 (11)導電膜上に保護層を配置するステップをさらに
含むことを特徴とする、上記(10)に記載の減結合コ
ンデンサを形成する方法。 (12)導電膜および最終金属層への接続を可能にする
バイアを形成するステップをさらに含むことを特徴とす
る、上記(11)に記載の減結合コンデンサを形成する
方法。 (13)誘電体膜が実質上すべての集積回路を覆うこと
を特徴とする、上記(10)に記載の減結合コンデンサ
を形成する方法。 (14)誘電体膜を配置するステップが、誘電体膜を化
学的気相付着によって配置するステップを含むことを特
徴とする、上記(10)に記載の減結合コンデンサを形
成する方法。 (15)誘電体膜が窒化ケイ素を含むように形成される
ことを特徴とする、上記(10)に記載の減結合コンデ
ンサを形成する方法。 (16)保護膜が電力バスの上面および側面を覆うよう
に形成されることを特徴とする、上記(10)に記載の
減結合コンデンサを形成する方法。 (17)保護膜が少なくとも2つの導電ストリップを含
むように形成されることを特徴とする、上記(10)に
記載の減結合コンデンサを形成する方法。 (18)最終金属層が信号配線を含むように形成され、
かつ保護膜が信号配線を覆わないように形成されること
を特徴とする、上記(10)に記載の減結合コンデンサ
を形成する方法。 (19)保護膜を配置するステップが導電膜をスパッタ
リングするステップを含むことを特徴とする、上記(1
0)に記載の減結合コンデンサを形成する方法。 (20)保護膜がアルミニウムを含むように形成される
ことを特徴とする、上記(10)に記載の減結合コンデ
ンサを形成する方法。
【図1】従来のICチップの最上層の断面図である。
【図2】本発明の例示的実施形態による減結合コンデン
サを有する集積回路の略平面図である。
サを有する集積回路の略平面図である。
【図3】減結合コンデンサを有する集積回路を形成する
例示的製造プロセスの様々な段階における断面図であ
る。
例示的製造プロセスの様々な段階における断面図であ
る。
【図4】減結合コンデンサを有する集積回路を形成する
例示的製造プロセスの様々な段階における断面図であ
る。
例示的製造プロセスの様々な段階における断面図であ
る。
【図5】減結合コンデンサを有する集積回路を形成する
例示的製造プロセスの様々な段階における断面図であ
る。
例示的製造プロセスの様々な段階における断面図であ
る。
【図6】減結合コンデンサを有する集積回路を形成する
例示的製造プロセスの様々な段階における断面図であ
る。
例示的製造プロセスの様々な段階における断面図であ
る。
10 ICチップ
12 減結合コンデンサ
20 最終金属層
21 側面
22 電力バス
24 電力バス
26 信号配線
27 間隙
30 誘電体膜
32 平坦面3
34 側壁面
40 導電膜
42 導電ストリップ
44 導電ストリップ
47 間隙
50 保護層
53 バイア
110 ICチップ
120 最終金属層
130 誘電体層
150 保護層
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ジョン・エドワード・シーツ・ザ・セカ
ンド
アメリカ合衆国55992 ミネソタ州ザン
ブロータワンハンドレッド・シックステ
ィイス・アベニュー 46505
(56)参考文献 特開 平7−120788(JP,A)
特開 昭64−19745(JP,A)
特開 昭61−158162(JP,A)
特開 平2−276088(JP,A)
特開 平5−36857(JP,A)
特開 昭60−140852(JP,A)
特開 昭59−144166(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01L 21/822
H01L 27/04
H01L 21/3205
Claims (10)
- 【請求項1】集積されたデバイスを有し、該デバイスを
電源バウンスから絶縁するための減結合コンデンサを一
体化した集積回路チップであって、 (イ)前記デバイスのための一対の電力配線として働
き、前記集積回路チップの表面上に並べて設けられた、
最終金属配線である電圧供給配線及び接地用配線と、 (ロ)前記集積回路チップの表面と、前記電圧供給配線
の上面及び側面と、前記接地用配線の上面及び側面とを
覆う誘電体膜と、 (ハ)前記電圧供給配線の上面及び側面の前記誘電体膜
上に設けられた第1導電膜であって、前記電圧供給配線
の側面において前記誘電体膜を介して前記側面に対面す
るように上記上面よりも下方の位置まで延びるように設
けられ、前記電圧供給配線の上面の上に位置する部分に
間隙が設けられている前記第1導電膜と、 (ニ)前記接地用配線の上面及び側面の前記誘電体膜上
に設けられた第2導電膜であって、前記接地用配線の側
面において前記誘電体膜を介して前記側面に対面するよ
うに上記上面よりも下方の位置まで延びるように設けら
れ、前記接地用配線の上面の上に位置する部分に間隙が
設けられている前記第2導電膜と、 (ホ)前記第1導電膜及び前記第2導電膜と、該第1及
び第2導電膜で覆われていない前記誘電体膜とを覆う保
護層とを備え、 (ヘ)前記電圧供給配線が該電圧供給配線に対する減結
合コンデンサの下側電極として働き、前記電圧供給配線
の上面及び側面の前記誘電体膜が前記減結合コンデンサ
の誘電体膜として働き、該誘電体膜上の前記第1導電膜
が前記減結合コンデンサの上側電極として働き、 前記接地用配線が該接地用配線に対する減結合コンデン
サの下側電極として働き、前記接地用配線の上面及び側
面の前記誘電体膜が前記減結合コンデンサの誘電体膜と
して働き、該誘電体膜上の前記第2導電膜が前記減結合
コンデンサの上側電極として働き、 (ト)前記電圧供給配線を電源に接続するバイアが設け
られ、該バイアは、前記電圧供給配線の上面の上に位置
する前記保護層及び前記第1導電膜の間隙を通り、更に
前記誘電体膜を通って前記電圧供給配線の上面に接続さ
れており、 (チ)前記接地用配線を電源に接続するバイアが設けら
れ、該バイアは、前記接地用配線の上面の上に位置する
前記保護層及び前記第2導電膜の間隙を通り、更に前記
誘電体膜を通って前記接地用配線の上面に接続されてい
ることを特徴とする集積回路チップ。 - 【請求項2】前記誘電体膜が、化学的気相付着により付
着された窒化ケイ素であることを特徴とする、請求項1
に記載の集積回路チップ。 - 【請求項3】前記第1及び第2導電膜が2000オング
ストロームの厚さを有し、前記電圧供給配線及び接地用
配線の上面の前記誘電体膜が1500オングストローム
の厚さを有し、前記電圧供給配線及び接地用配線の側面
の前記誘電体膜が1100オングストロームの厚さを有
することを特徴とする、請求項1に記載の集積回路チッ
プ。 - 【請求項4】集積されたデバイスを有し、該デバイスを
電源バウンスから絶縁するための減結合コンデンサを一
体化した集積回路チップであって、 (イ)該集積回路チップの表面上に並べて設けられた、
最終金属配線である電圧供給配線及び接地用配線並びに
信号配線であって、前記電圧供給配線及び接地用配線は
前記デバイスのための一対の電力配線として働く、前記
電圧供給配線及び接地用配線並びに信号配線と、 (ロ)前記集積回路チップの表面と、前記電圧供給配線
の上面及び側面と、前記接地用配線の上面及び側面と、
前記信号配線の上面及び側面とを覆う誘電体膜と、 (ハ)前記電圧供給配線の上面及び側面の前記誘電体膜
上に設けられた第1導電膜であって、前記電圧供給配線
の側面において前記誘電体膜を介して前記側面に対面す
るように上記上面よりも下方の位置まで延びるように設
けられ、前記電圧供給配線の上面の上に位置する部分に
間隙が設けられている前記第1導電膜と、 (ニ)前記接地用配線の上面及び側面の前記誘電体膜上
に設けられた第2導電膜であって、前記接地用配線の側
面において前記誘電体膜を介して前記側面に対面するよ
うに上記上面よりも下方の位置まで延びるように設けら
れ、前記接地用配線の上面の上に位置する部分に間隙が
設けられている前記第2導電膜と、 (ホ)前記第1導電膜及び前記第2導電膜と、該第1及
び第2導電膜で覆われていない前記誘電体膜とを覆う保
護層とを備え、 (ヘ)前記電圧供給配線が該電圧供給配線に対する減結
合コンデンサの下側電極として働き、前記電圧供給配線
の上面及び側面の前記誘電体膜が前記減結合コンデンサ
の誘電体膜として働き、該誘電体膜上の前記第1導電膜
が前記減結合コンデンサの上側電極として働き、 前記接地用配線が該接地用配線に対する減結合コンデン
サの下側電極として働き、前記接地用配線の上面及び側
面の前記誘電体膜が前記減結合コンデンサの誘電体膜と
して働き、該誘電体膜上の前記第2導電膜が前記減結合
コンデンサの上側電極として働き、 (ト)前記電圧供給配線を電源に接続するバイアが設け
られ、該バイアは、前記電圧供給配線の上面の上に位置
する前記保護層及び前記第1導電膜の間隙を通り、更に
前記誘電体膜を通って前記電圧供給配線の上面に接続さ
れており、 (チ)前記接地用配線を電源に接続するバイアが設けら
れ、該バイアは、前記接地用配線の上面の上に位置する
前記保護層及び前記第2導電膜の間隙を通り、更に前記
誘電体膜を通って前記接地用配線の上面に接続されてお
り、 (リ)前記信号配線に接続するバイアが設けられ、該バ
イアは、前記信号配線の上面の上に位置する前記保護層
及び前記誘電体膜を通って前記信号配線の上面に接続さ
れていることを特徴とする集積回路チップ。 - 【請求項5】前記誘電体膜が、化学的気相付着により付
着された窒化ケイ素であることを特徴とする、請求項4
に記載の集積回路チップ。 - 【請求項6】前記第1及び第2導電膜が2000オング
ストロームの厚さを有し、前記電圧 供給配線及び接地用
配線の上面の前記誘電体膜が1500オングストローム
の厚さを有し、前記電圧供給配線及び接地用配線の側面
の前記誘電体膜が1100オングストロームの厚さを有
することを特徴とする、請求項4に記載の集積回路チッ
プ。 - 【請求項7】集積されたデバイスを有し、該デバイスを
電源バウンスから絶縁するための減結合コンデンサを一
体化した集積回路チップの製造方法であって、 (a)前記デバイスのための一対の電力配線として働
き、最終金属配線である電圧供給配線及び接地用配線を
前記集積回路チップの表面上に並べて形成するステップ
と、 (b)前記集積回路チップの表面と、前記電圧供給配線
の上面及び側面と、前記接地用配線の上面及び側面とを
覆うように誘電体膜を形成するステップと、 (c)前記電圧供給配線の上面及び側面の前記誘電体膜
上に第1導電膜を形成するに際し前記電圧供給配線の側
面において前記誘電体膜を介して前記側面に対面するよ
うに上記上面よりも下方の位置まで延びるように前記第
1導電膜を形成し、前記接地用配線の上面及び側面の前
記誘電体膜上に第2導電膜を形成するに際し前記接地用
配線の側面において前記誘電体膜を介して前記側面に対
面するように上記上面よりも下方の位置まで延びるよう
に前記第2導電膜を形成するステップと、 (d)前記第1導電膜のうち前記電圧供給配線の上面の
上に位置する部分に間隙を形成し、前記第2導電膜のう
ち前記接地用配線の上面の上に位置する部分に間隙を形
成するステップと、 (e)前記第1及び第2導電膜と、該第1及び第2導電
膜で覆われていない前記誘電体膜とを覆うように保護層
を形成するステップと、 (f)前記電圧供給配線の上面の上に位置する前記保護
層及び前記第1導電膜の間隙を通り、更に前記誘電体膜
を通って前記電圧供給配線の上面に接続するように、前
記電圧供給配線を電源に接続するためのバイアを形成
し、前記接地用配線の上面の上に位置する前記保護層及
び前記第2導電膜の間隙を通り、更に前記誘電体膜を通
って前記接地用配線の上面に接続するように、前記接地
用配線を電源に接続するためのバイアを形成するステッ
プとを有し、 前記電圧供給配線が該電圧供給配線に対する減結合コン
デンサの下側電極として働き、前記電圧供給配線の上面
及び側面の前記誘電体膜が前記減結合コンデンサの誘電
体膜として働き、該誘電体膜上の前記第1導電膜が前記
減結合コンデンサの上側電極として働き、 前記接地用配線が該接地用配線に対する減結合コンデン
サの下側電極として働き、前記接地用配線の上面及び側
面の前記誘電体膜が前記減結合コンデンサの誘電体膜と
して働き、該誘電体膜上の前記第2導電膜が前記減結合
コンデンサの上側電極として働くことを特徴とする集積
回路チップの製造方法。 - 【請求項8】前記誘電体膜が、化学的気相付着により付
着された窒化ケイ素であることを特徴とする、請求項7
に記載の集積回路チップの製造方法。 - 【請求項9】集積されたデバイスを有し、該デバイスを
電源バウンスから絶縁するための減結合コンデンサを一
体化した集積回路チップの製造方法であって、 (a)該集積回路チップの表面上の最終金属配線である
電圧供給配線及び接地用配線並びに信号配線であって、
前記電圧供給配線及び接地用配線は前記デバイスのため
の一対の電力配線として働く、前記電圧供給配線及び接
地用配線並びに信号配線を前記集積回路チップの表面上
に並べて形成するステップと、 (b)前記集積回路チップの表面と、前記電圧供給配線
の上面及び側面と、前記接地用配線の上面及び側面と、
前記信号配線の上面及び側面とを覆うように誘電体膜を
形成するステップと、 (c)前記電圧供給配線の上面及び側面の前記誘電体膜
上に第1導電膜を形成するに際し前記電圧供給配線の側
面において前記誘電体膜を介して前記側面に対面するよ
うに上記上面よりも下方の位置まで延びるように前記第
1導電膜を形成し、前記接地用配線の上面及び側面の前
記誘電体膜上に第2導電膜を形成するに際し前記接地用
配線の側面において前記誘電体膜を介して前記側面に対
面するように上記上面よりも下方の位置まで延びるよう
に前記第2導電膜を形成するステップと、 (d)前記第1導電膜のうち前記電圧供給配線の上面の
上に位置する部分に間隙を形成し、前記第2導電膜のう
ち前記接地用配線の上面の上に位置する部分に間隙を形
成するステップと、 (e)前記第1及び第2導電膜と、該第1及び第2導電
膜で覆われていない前記誘電体膜とを覆う保護層を形成
するステップと、 (f)前記電圧供給配線の上面の上に位置する前記保護
層及び前記第1導電膜の間隙を通り、更に前記誘電体膜
を通って前記電圧供給配線の上面に接続するように、前
記電圧供給配線を電源に接続するためのバイアを形成
し、前記接地用配線の上面の上に位置する前記保護層及
び前記第2導電膜の間隙を通り、更に前記誘電体膜を通
って前記接地用配線の上面に接続するように、前記接地
用配線を電源に接続するためのバイアを形成し、前記信
号配線の上面の上に位置する前記保護層及び前記誘電体
層を通って前記信号配線の上面に接続するバイアを形成
するステップとを有し、 前記電圧供給配線が該電圧供給配線に対する減結合コン
デンサの下側電極として働き、前記電圧供給配線の上面
及び側面の前記誘電体膜が前記減結合コンデンサの誘電
体膜として働き、該誘電体膜上の前記第1導電膜が前記
減結合コンデンサの上側電極として働き、 前記接地用配線が該接地用配線に対する減結合コンデン
サの下側電極として働き、前記接地用配線の上面及び側
面の前記誘電体膜が前記減結合コンデンサの誘電体膜と
して働き、該誘電体膜上の前記第2導電膜が前記減結合
コンデンサの上側電極として働くことを特徴とする集積
回路チップの製造方法。 - 【請求項10】前記誘電体膜が、化学的気相付着により
付着された窒化ケイ素であることを特徴とする、請求項
9に記載の集積回路チップの製造方法。
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