CN1102295C - 带有集成去耦电容器的集成电路 - Google Patents

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Abstract

本发明是一种集成电路用的去耦电容器。此集成电路有包含功率总线的最终金属层。去耦电容器包含排列在最终金属层上的介电膜和排列在介电膜上的导电膜，从而可在介电膜中提供电容。

Description

带有集成去耦电容器的集成电路
本发明一般涉及到集成电路(IC)芯片的设计和制造，更确切地说是涉及到带有去耦电容器的IC芯片。
随着硅器件几何尺寸的减小，IC芯片的密度和速度性能得到了显著改进。芯片密度和性能可望进一步提高，使这些器件组成的系统的开关时间达到亚毫微秒。这一高速开关过程导致高的瞬态电流，引起所谓电源颤动的电源电压变化。为此，通常采用去耦电容器来使器件与电源颤动隔离开来。
去耦电容器已被设置在带有多个IC芯片的芯片载体和组件上。见例如Tuckerman等人的美国专利5134539和Herrero等人的美国专利4675717。然而，由于集成电路尺寸的迅速减小和速度的迅速提高，故芯片载体去耦电容器不能充分地降低成隔离其所带的IC芯片上的电源颤动。已设置芯片外部的去耦电容器，用引线直接连到IC芯片。但长的引线连接具有高的电阻，由于时间常数过大而必然限制这一电容的有效性。而且，由于分立电容器衬底复杂性和装配成本，此技术的成本很高。
借助于用二个或更多个集成电路金属层来制造平行板电容器结构，已试用于片上的解决方案。例如，在Beach等人的“组合在BEOL制造工艺中的高介电常数的片上去耦电容器”(IBM技术公开公报，1994年10月)一文中，在最终金属层和下方金属层之间制作了一个去耦电容器。在Akcasu的美国专利5208725中，公开了一种集成去耦电容器，它由二组集成电路现有层所形成的平行导电条组成。这些技术采用大量的也可用作信号或逻辑布线的金属引线。第三种去耦电容器制造技术采用栅氧化物电容器的结构。这些电容器占据芯片的很大的硅区而且容易应力失效，从而限制了成品率和/或可靠性。例如，若氧化物不如所希望的那样厚，则应力点可能发展且随时间的推移而引起芯片失效。此外，氧化层可能有细孔或其它缺陷，它们能使芯片立即失效。因此，这些去耦电容器是效用差而昂贵的。
在集成电路工业界深感有必要提供一种带有集成去耦电容器的低成本和高可靠的集成电路。本发明即阐述诸如此类的这一需求。
本发明是一种集成电路的去耦电容器。此集成电路有一个包含功率总线的最终金属层。去耦电容器包含一个排列在最终金属层上的介电薄膜和一个排列在介电层上的导电薄膜，从而使电容可提供于介电层中。
图1是常规IC芯片最上层的剖面图；
图2是根据本发明典型实施例的带有去耦电容器的集成电路的顶部示意图；以及
图3A-3D是带有去耦电容器的集成电路典型制造工艺各阶段的剖面图。
现参照图1，其中示出了常规集成电路(IC)芯片110的最上几层的剖面图。为本技术领域熟练人员所知，常规IC芯片110通常包含大量的层，其中有大量的金属层。图1所示的最上几层包括淀积在介电层130上的最终金属层120。最终金属层120通常带有信号引线和功率分配引线(功率总线)。淀积在最终金属层120上的可以是一个覆盖层150，通常为二氧化硅、氮化硅和/或聚合物。尽管IC芯片110的下面几层通常都机械抛光成平坦表面，但最终金属层120不抛光。于是，在常规IC芯片110中，覆盖层150被淀积在起伏的形貌上。
现参照图3D，其中示出了一个带有集成去耦电容器的典型IC芯片10，此去耦电容器通常用12标出，制作在其最终金属层20和覆盖层50之间。最终金属层20通常包含多个信号引线26和功率总线22、24。功率总线通常是铝，且包括连接于地线(例如0V)的地总线22和各自连接于电压源(例如2.5V、3.3V、5.0V等)的电压供应总线24。为清楚起见，图中只示出了IC芯片10的一个有限的区域。
去耦电容器12包含一个排列在最终金属层20和导电膜40之间的介电膜30。最终金属层20构成去耦电容器12的一个平板，而导电膜40构成另一平板。下面将更充分地解释，导电膜40可以在IC芯片10上选择性地图形化以便能够连接于下方的最终金属层20并且只在所需的地方形成去耦电容。
电容直接存在于最终金属层20之上，使IC芯片的性能得到了提高。例如，到电容器板的引线连接比芯片外部去耦电容器的引线连接短。这样，去耦电容器12借助于提供对高速开关动作所要求的大电流所引起的电源颤动更快的响应而可得到IC芯片的更高的开关速度。
现参照图3A-3D，其中示出了带有集成去耦电容器12的IC芯片10的典型制造工艺。用常规的现有工艺步骤，最终金属层20淀积并确定在IC芯片10上。此阶段的IC芯片10的结构示于图3A中。
现参照图3B，介电膜30排列在最终金属层20上。介电膜30可位于暴露最终金属层20的机械抛光的表面上。但在典型的实施例中，由于抛光要增加工艺步骤，且更主要的是不抛光的表面可使去耦电容器12利用最终金属层20引线的侧面21来增大电容(下面将更充分地描述)，故不对最终金属层20进行抛光。介电膜30是一种介电常数相当高的材料，通常是氮化硅、氧化硅或诸如聚酰亚胺或其它聚合物之类的其它常用的材料。可以用各种技术(包括蒸发、溅射或化学汽相淀积)在最终金属层上安置介电膜30。在典型的实施例中，介电膜30包含化学汽相淀积方法所淀积的氮化硅。氮化硅提供了相当高的介电常数和可靠的性能。
介电膜30可在IC芯片10的表面上淀积成基本均匀的厚度，且应充分覆盖最终金属层20，以避免形成加导电膜40之后可能引起最终金属层20短路的空隙。值得指出的是，由于淀积发生在起伏的形貌上，厚度均匀性可能稍有变化。例如，如图3C所示，介电膜30在最终金属引线的顶部和之间的平坦表面32上的厚度可能比在邻接于最终金属引线侧面21的侧壁表面34上的厚度更大。
如上所述，导电膜40选择性地位于IC芯片10的表面上。在典型的实施例中，导电膜40用例如蒸发或溅射的方法淀积在IC芯片10的几乎整个表面上。然后用光刻技术对导电膜40进行腐蚀以清除所要求区域中的导电膜40。如图2和3B最好不过地所示，导电膜40被选择性地从信号引线26周围的区域腐蚀，并腐蚀形成部分最终金属层20上的间隙27。由于电容妨碍信号引线26的开关，故在信号引线26上不安排导电膜40。提供了腐蚀出的间隙27以便使最终金属层20可以连接到功率源，下面将更充分地描述。
为了形成去耦电容器12，将导电膜40连接到正对着下方功率总线22、24的电源电压。在图2所示典型实施例中，导电膜40包含二个导电条42和44，一条42排列在地总线22之上且连接于电源电压，另一条44排列在电压电源总线24之上且连接于地。采用二个导电条只是为了举例，而不是一种限制。例如，各个功率总线或其组合可以结合一个连接于相反电源电压的导电条。
为了形成导电条42和44，导电膜40可如图2所示进行腐蚀，用间隙47来隔离并确定导电条。得到的导电膜40基本上覆盖最终金属层20的所有功率总线22和24，但用作最终金属层20终端连接的腐蚀出来的间隙27不被覆盖。但应该理解的是，终端连接相当于IC芯片面积的1％以下，而最终金属层20覆盖着芯片的主要部分例如芯片的70-75％。
在典型实施例中，导电膜40淀积在未抛光的介电膜30上。这使导电膜40可围绕最终金属引线的侧面21以及顶面。这代表一个面积和电容都增大了的三侧面的电容器。
在制作导电膜40即去耦电容器12的顶平板之后，可用常规方法例如化学汽相淀积方法来淀积一个通常为氮化硅、氧化硅和/或聚合物的覆盖层50。此时的IC芯片10的结构如图3C所示。然后制作穿过覆盖层的窗口以建立将功率源连接到导电膜40和最终金属层20的功率总线22和24以及信号引线26的通道孔53。图2和3D示出了典型的最终结构的局部顶视、侧面和剖面图。连接功率总线22和24的通道孔53穿过形成在导电膜40中的腐蚀出来的间隙27而提供。
在本发明的典型实施例中，介电膜30具有厚度约为1500埃的平坦表面32和厚度约为1100埃的侧壁34。值得指出的是，介电膜30可具有任一厚度，膜较薄则可靠性较低，而较厚的膜则一般提供不了单位面积的足够电容量。
导电膜40的厚度可约为2000埃。尽管较薄的膜40导致较大的电阻，但导电膜40的厚度范围可在1000埃以上。在典型实施例中，导电膜40的厚度受到功率总线22和24之间的距离之限制。为本技术领域熟练人员所知，本发明所提供的总的去耦电容随功率总线22和24的数目和尺寸而变化，总线22和24越多越窄的IC芯片所提供的去耦电容越大。
本发明的集成去耦电容器除了提高芯片性能外，还相对于结合其它去耦技术的芯片来说降低了封装芯片的成本。集成去耦电容器12可取代现存的栅平面电容器，可提高可靠性并减小硅面积，从而降低成本。如有需要，去耦电容器12也可以同现存栅平面电容器和/或外部去耦电容器一并使用。在后一情况下，若现有芯片设计缺乏足够的去耦电容，则可将集成去耦电容器12容易地结合到制造工艺中而不必要求重新设计IC芯片下方各层和/或制造工艺的主体。
当然，对上述的实施例可以做出各种修改和补充而不超越本发明的范围和构思。例如，集成去耦电容器可用于诸如载有芯片的衬底之类的其它器件。因此，本发明的范围不应被局限于上述的具体实施例，而只受下列权利要求所述的范围所规范。

Claims (20)

1.一种集成电路的去耦电容器，此集成电路有一个最终金属层，此最终金属层包括功率总线，此去耦电容器包含：
排列在最终金属层上的介电层；以及
排列在介电层上的导电膜，从而可在介电层中提供电容。
2.权利要求1所述的去耦电容器，其特征是导电膜确定间隙以得到对最终金属层的引线连接。
3.权利要求2所述的去耦电容器，其特征是集成电路包括覆盖层，此覆盖层确定用于引线连接到导电膜和功率总线的通道孔，此通道孔适用于穿过间隙引线连接到功率总线。
4.权利要求1所述的去耦电容器，其特征是最终金属层包括信号引线，导电膜覆盖整个最终金属层，但不覆盖信号引线。
5.权利要求1所述的去耦电容器，其特征是功率总线包括至少一个地总线和至少一个电压供应总线；而
导电膜包含至少二个导电条，至少一个导电条排列在电压供应总线上且连接于地，而且至少一个导电条排列在地总线上且连接于电压供应源。
6.权利要求5所述的去耦电容器，其特征是功率总线有一个顶面和几个侧面；以及
导电条覆盖功率总线的顶面和至少一部分侧面。
7.权利要求1所述的去耦电容器，其特征是导电膜的厚度可以是2000埃。
8.权利要求1所述的去耦电容器，其特征是介电层的厚度基本上均匀。
9.权利要求1所述的去耦电容器，其特征是介电层的厚度可以是1100埃至1500埃。
10.一种用于集成电路器件的集成去耦电容器的制作方法，它包含下列步骤：
提供带有包含功率总线的最终金属层的集成电路器件基体；
在最终金属层上放置一介电膜；以及
在介电膜上放置导电膜，其中，集成去耦电容器制作在功率总线上方。
11.权利要求10的制造集成去耦电容器的方法，其特征是还包含在导电膜上放置覆盖层的步骤。
12.权利要求11的制作集成去耦电容器的方法，其特征是还包含制作通道孔以便能够连接于导电膜和最终金属层的步骤。
13.权利要求10的制作集成去耦电容器的方法，其特征是介电膜充分覆盖集成电路的最终金属层。
14.权利要求10的制作集成去耦电容器的方法，其特征是放置介电膜的步骤包含用化学汽相淀积方法淀积介电膜。
15.权利要求10的制作集成去耦电容器的方法，其特征是介电膜制作成包含氮化硅。
16.权利要求10的制作集成去耦电容器的方法，其特征是导电膜制作成覆盖功率总线的顶面和侧面。
17.权利要求10的制作集成去耦电容器的方法，其特征是导电膜制作成包含至少二个导电条。
18.权利要求10的制作集成去耦电容器的方法，其特征是最终金属层制作成包括信号引线，且导电膜制作成不覆盖信号引线。
19.权利要求10的制作集成去耦电容器的方法，其特征是放置导电膜的步骤包含溅射导电膜。
20.权利要求10的制作集成去耦电容器的方法，其特征是导电膜制作成包含铝。
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