JPS61180467A - 積層型半導体装置 - Google Patents
積層型半導体装置Info
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- JPS61180467A JPS61180467A JP2011285A JP2011285A JPS61180467A JP S61180467 A JPS61180467 A JP S61180467A JP 2011285 A JP2011285 A JP 2011285A JP 2011285 A JP2011285 A JP 2011285A JP S61180467 A JPS61180467 A JP S61180467A
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- 239000010410 layer Substances 0.000 claims abstract description 37
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000008878 coupling Effects 0.000 abstract description 2
- 238000010168 coupling process Methods 0.000 abstract description 2
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に能動層が多層に積み重ね
られた積層型半導体装置に関するものである。
られた積層型半導体装置に関するものである。
第２図は、積層型半導体装置である２層構造３次元回路
素子の一例を示す断面図であり、これは従来の素子を改
良して各層相瓦間の混信（クコストーク）を防ぐように
したものである。第２図において、２１はｐ型シリコン
基板、２２はフィールド酸化膜、２３はｎ型シリコン領
域、２４はゲート電極、２５は絶縁膜、２６は配線、２
７は層間絶縁膜、２８はこの層間絶縁膜２７中に形成さ
れた導電膜であり、この導電膜２８は上下層間を結合す
るスルーホール（図示せず）を除いたウェハ全面に形成
されている。２９は再結晶されたｐ型シリコンである。
素子の一例を示す断面図であり、これは従来の素子を改
良して各層相瓦間の混信（クコストーク）を防ぐように
したものである。第２図において、２１はｐ型シリコン
基板、２２はフィールド酸化膜、２３はｎ型シリコン領
域、２４はゲート電極、２５は絶縁膜、２６は配線、２
７は層間絶縁膜、２８はこの層間絶縁膜２７中に形成さ
れた導電膜であり、この導電膜２８は上下層間を結合す
るスルーホール（図示せず）を除いたウェハ全面に形成
されている。２９は再結晶されたｐ型シリコンである。
また、３１は第１層目の回路、３２は各層の回路である
。そして上記導電膜２８は接地されている。
。そして上記導電膜２８は接地されている。
次に動作について説明する。
第２図の２層構造３次元回路素子では、各層の回路素子
３１．３２が、独立又は相互に信号を授受しつつ機能的
な動作を行なう。この際、層間絶縁膜２７の間に設けら
れた導電膜２８を一定電位、例えば接地電位に固定する
ことにより、異なる能動層相互間の回路動作、信号のも
れ出し、もれ込みによるクコストークを防いでいる。
３１．３２が、独立又は相互に信号を授受しつつ機能的
な動作を行なう。この際、層間絶縁膜２７の間に設けら
れた導電膜２８を一定電位、例えば接地電位に固定する
ことにより、異なる能動層相互間の回路動作、信号のも
れ出し、もれ込みによるクコストークを防いでいる。
しかるにこのような構成になる３次元回路素子では、各
層内の回路において配線２６と導電膜２８との間に層間
絶縁膜２７を介した容量負荷が生じてしまい、このため
回路の動作速度が遅くなるという問題点があった。
層内の回路において配線２６と導電膜２８との間に層間
絶縁膜２７を介した容量負荷が生じてしまい、このため
回路の動作速度が遅くなるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、３次元回路素子における各層間の信号のもれ
出し、もれ込みを防ぎ、かつ回路の動作速度を速くする
ことのできる積層型半導体装置を得ることを目的として
いる。
たもので、３次元回路素子における各層間の信号のもれ
出し、もれ込みを防ぎ、かつ回路の動作速度を速くする
ことのできる積層型半導体装置を得ることを目的として
いる。
Ｃ問題点を解決するための手段〕
この発明に係る積層型半導体装置ば、層間絶縁膜中の導
電膜を、その上下層の回路の配線等が重なる部分に限定
し、かつこの導電膜の電位を一定の電位に固定するよう
にしたものである。
電膜を、その上下層の回路の配線等が重なる部分に限定
し、かつこの導電膜の電位を一定の電位に固定するよう
にしたものである。
（作用〕
この発明においては、層間絶縁膜内の一定電位に保たれ
た導電膜によってクロストークが防止され、かつ該導電
膜の領域をその各上下層の配線等の電流経路が重なる部
分のみ限定することにより、各層の回路素子内の配線等
の電流経路と導電膜との間の容量が減少し、回路素子の
動作速度は速くなる。
た導電膜によってクロストークが防止され、かつ該導電
膜の領域をその各上下層の配線等の電流経路が重なる部
分のみ限定することにより、各層の回路素子内の配線等
の電流経路と導電膜との間の容量が減少し、回路素子の
動作速度は速くなる。
以下、この発明の一実施例を図について説明する。第１
図１ａｌは本発明の一実施例による積層型半導体装置の
平面図を示し、第１図（′ｂ）はそのＩｂ−Ｉｂ線断面
図を示す。図中、２１はｐ型シリコン基板、２２はフィ
ールド酸化膜、２３はｎ型シリコン、２４はゲート電極
、２５は絶縁膜、２６は配線、２７は層間絶縁膜、２８
は導電膜であり、これはその上下層回路３１．３２の、
配線２６の重なった部分にのみ形成されている。２９は
再結晶化ｐ型シリコンである。また３０は上記導電膜２
８を接地するための配線であり、これも導電膜により形
成されている。なお、これらの導電１１１！２８．３０
の占める領域の面積は必要最小限となっている。また第
１図（ａｌの平面図において、第１層の回路３１は実線
及び破線で、第２層の回路３２は二点鎖線で示している
。
図１ａｌは本発明の一実施例による積層型半導体装置の
平面図を示し、第１図（′ｂ）はそのＩｂ−Ｉｂ線断面
図を示す。図中、２１はｐ型シリコン基板、２２はフィ
ールド酸化膜、２３はｎ型シリコン、２４はゲート電極
、２５は絶縁膜、２６は配線、２７は層間絶縁膜、２８
は導電膜であり、これはその上下層回路３１．３２の、
配線２６の重なった部分にのみ形成されている。２９は
再結晶化ｐ型シリコンである。また３０は上記導電膜２
８を接地するための配線であり、これも導電膜により形
成されている。なお、これらの導電１１１！２８．３０
の占める領域の面積は必要最小限となっている。また第
１図（ａｌの平面図において、第１層の回路３１は実線
及び破線で、第２層の回路３２は二点鎖線で示している
。
次に作用効果について説明する。
第１図において、各層の回路３１．３２はそれぞれ所定
の機能を持って動作を行なっている。即ち各層中の配線
２Ｇは、他層の配線２６と独立しており、それぞれ任意
に電流が流れたり流れなかったりする。ここで本実施例
においては、各上下層の配線２６などの電流経路の重な
りの領域の層間絶縁膜内にはＯ電位の導電膜２８が存在
するため、配線の重なりの部分での容量結合による信号
のもれ出し、もれ込みがなくなる。
の機能を持って動作を行なっている。即ち各層中の配線
２Ｇは、他層の配線２６と独立しており、それぞれ任意
に電流が流れたり流れなかったりする。ここで本実施例
においては、各上下層の配線２６などの電流経路の重な
りの領域の層間絶縁膜内にはＯ電位の導電膜２８が存在
するため、配線の重なりの部分での容量結合による信号
のもれ出し、もれ込みがなくなる。
さらに、上下層で重なっていない部分の各層の配線２６
の大部分の領域では、その上（下）の層間絶縁膜中に導
電膜２８が存在しないため、配線の容量が大幅に減少し
、従って各層の回路は高速に動作することになる。
の大部分の領域では、その上（下）の層間絶縁膜中に導
電膜２８が存在しないため、配線の容量が大幅に減少し
、従って各層の回路は高速に動作することになる。
なお、上記実施例ではＮチャネルＭＯ５ＦＥＴで各回路
を構成しているが、ＰチャネルＭＯ３ＦＥＴで構成して
もよく、また両者が混在してもよい。またＭＯＳＦＥＴ
でな（、バイポーラトランジスタで回路を構成しても、
上記実施例と同様の効果を奏する。
を構成しているが、ＰチャネルＭＯ３ＦＥＴで構成して
もよく、また両者が混在してもよい。またＭＯＳＦＥＴ
でな（、バイポーラトランジスタで回路を構成しても、
上記実施例と同様の効果を奏する。
また、上記実施例では２層構造の３次元回路素子につい
て説明したが、能動層は何層であってもよく、上記実施
例と同様の効果を奏する。
て説明したが、能動層は何層であってもよく、上記実施
例と同様の効果を奏する。
さらに、上記実施例では導電膜を接地（０）電位にした
が、これは一定の電位に固定されていればよく、上記実
施例と同様の効果を奏する。
が、これは一定の電位に固定されていればよく、上記実
施例と同様の効果を奏する。
以上のように、この発明によれば、３次元回路素子の層
間絶縁膜中の導電膜を、上下層の配線の重なりの部分と
、それを同電位にするための部分にのみ限定して設けた
の、で、クロストークが防止できるとともに、動作速度
が速い回路が得られる効果がある。
間絶縁膜中の導電膜を、上下層の配線の重なりの部分と
、それを同電位にするための部分にのみ限定して設けた
の、で、クロストークが防止できるとともに、動作速度
が速い回路が得られる効果がある。
第１図（ａ）はこの発明の一実施例による積層型半導体
装置の平面図、第１図（ｂ）はそのＩｂ−Ｉｂ線断面図
、第２図は従来の積層型半導体装置の断面図である。 ２６・・・配線、２７・・・層間絶縁膜、２８・・・導
電膜、３１．３２・・・第１．第２層回路。 なお、図中同一符号は同−又は相当部分を示す。 出願人 工業技術院長 等々力 達 第１図 （ｂ）
装置の平面図、第１図（ｂ）はそのＩｂ−Ｉｂ線断面図
、第２図は従来の積層型半導体装置の断面図である。 ２６・・・配線、２７・・・層間絶縁膜、２８・・・導
電膜、３１．３２・・・第１．第２層回路。 なお、図中同一符号は同−又は相当部分を示す。 出願人 工業技術院長 等々力 達 第１図 （ｂ）
Claims (2)
- （１）半導体回路を立体的に配置してなる積層型半導体
装置において、各層の回路を分離する層間絶縁膜中の、
その上下層の電流経路の重なった部分に導電性の膜が設
けられ、該導電性の膜はその電位が一定の電位に固定さ
れていることを特徴とする積層型半導体装置。 - （２）上記導電性の膜は接地されたものであることを特
徴とする特許請求の範囲第１項記載の積層型半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011285A JPS61180467A (ja) | 1985-02-06 | 1985-02-06 | 積層型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011285A JPS61180467A (ja) | 1985-02-06 | 1985-02-06 | 積層型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180467A true JPS61180467A (ja) | 1986-08-13 |
Family
ID=12018033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011285A Pending JPS61180467A (ja) | 1985-02-06 | 1985-02-06 | 積層型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155058A (en) * | 1986-11-07 | 1992-10-13 | Canon Kabushiki Kaisha | Method of making semiconductor memory device |
| EP0740343A2 (en) * | 1995-04-24 | 1996-10-30 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing crosstalk noise |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56125868A (en) * | 1980-03-07 | 1981-10-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Thin-film semiconductor device |
-
1985
- 1985-02-06 JP JP2011285A patent/JPS61180467A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56125868A (en) * | 1980-03-07 | 1981-10-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Thin-film semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155058A (en) * | 1986-11-07 | 1992-10-13 | Canon Kabushiki Kaisha | Method of making semiconductor memory device |
| EP0740343A2 (en) * | 1995-04-24 | 1996-10-30 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing crosstalk noise |
| EP0740343A3 (en) * | 1995-04-24 | 2000-04-05 | Matsushita Electric Industrial Co., Ltd. | Structure of chip on chip mounting preventing crosstalk noise |
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