JPH03278533A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03278533A JPH03278533A JP7921390A JP7921390A JPH03278533A JP H03278533 A JPH03278533 A JP H03278533A JP 7921390 A JP7921390 A JP 7921390A JP 7921390 A JP7921390 A JP 7921390A JP H03278533 A JPH03278533 A JP H03278533A
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- Japan
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- wiring
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- field
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Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にフィールド領
域での容量の配線への付加を低減する配線構造に関する
。
域での容量の配線への付加を低減する配線構造に関する
。
従来、この種の半導体集積回路装置は、隣接した素子間
を厚い絶縁膜などにより分離し、素子相互間の配線は、
この絶縁膜上を延在し半導体基板と電気的に分離されて
いた。しかし、素子の高集積化、高速化を図るために、
最近では埋込み物質により充てんされた深い溝（以下ト
レンチと呼ぶ）を設は素子間分離を行うことにより、素
子分離領域の占有面積を小さくしている。
を厚い絶縁膜などにより分離し、素子相互間の配線は、
この絶縁膜上を延在し半導体基板と電気的に分離されて
いた。しかし、素子の高集積化、高速化を図るために、
最近では埋込み物質により充てんされた深い溝（以下ト
レンチと呼ぶ）を設は素子間分離を行うことにより、素
子分離領域の占有面積を小さくしている。
第４図にこの素子分離法によるトレンチを用いた際の断
面図を示す。トレンチ４０１により素子領域が分離され
、かつフィールド領域には厚い絶縁層４０２を別工程に
て形成して、絶縁層４０２上にある配線４０３と基板間
の容量を低減している。
面図を示す。トレンチ４０１により素子領域が分離され
、かつフィールド領域には厚い絶縁層４０２を別工程に
て形成して、絶縁層４０２上にある配線４０３と基板間
の容量を低減している。
上述した従来の半導体集積回路装置は、素子の高密度化
及び高速化のためトレンチを素子間分離に採用している
が、一般にトレンチ幅は広くすることが困難である。そ
のため配線一基板間は素子分離と別の工程にて、厚い絶
縁層を形成する必要があり、製造工程が増大すると共に
複雑になる。
及び高速化のためトレンチを素子間分離に採用している
が、一般にトレンチ幅は広くすることが困難である。そ
のため配線一基板間は素子分離と別の工程にて、厚い絶
縁層を形成する必要があり、製造工程が増大すると共に
複雑になる。
また、素子分離のためのトレンチとフィールド領域の絶
縁層はある程度の寸法マージンをとって設置する必要が
あり、高集積化が困難であるなどの欠点がある。
縁層はある程度の寸法マージンをとって設置する必要が
あり、高集積化が困難であるなどの欠点がある。
本発明の半導体集積回路装置は、素子領域以外の配線形
成部直下の少なくとも一部に、素子分離溝と同一構造の
深溝を有している。
成部直下の少なくとも一部に、素子分離溝と同一構造の
深溝を有している。
このような構成により、フィールド領域上の配線直下に
は深溝による絶縁層が存在するために、配線一基板間に
形成される容量を低減できると共にフィールド領域を素
子分離溝と同一構成の溝により設けることにより、素子
分離溝と同一工程で形成できるため、製造プロセスをよ
り簡略化でき、さらにフィールド領域の高密度化が可能
となる。
は深溝による絶縁層が存在するために、配線一基板間に
形成される容量を低減できると共にフィールド領域を素
子分離溝と同一構成の溝により設けることにより、素子
分離溝と同一工程で形成できるため、製造プロセスをよ
り簡略化でき、さらにフィールド領域の高密度化が可能
となる。
次に、本発明について図面を参照して説明する。
第１図（ａ）は、本発明の第１の実施例の平面図であり
、第１図（ｂ）は第１図（ａ）におけるＡＡ’断面図で
ある。ここではＮＰＮ型バイポーラトランジスタと配線
を含む場合について示している。半導体基板１０１にト
レンチ１０２を形成して素子領域とフィールド領域に分
離する。この際、フィールド領域に後の配線工程によっ
て配線の通る領域直下の全て、あるいは一部にもトレン
チ１０２と同−深さ、かつ同一幅（およそ５μｍ）の深
溝１０３をトレンチ１０２と同一工程にて形成させる。
、第１図（ｂ）は第１図（ａ）におけるＡＡ’断面図で
ある。ここではＮＰＮ型バイポーラトランジスタと配線
を含む場合について示している。半導体基板１０１にト
レンチ１０２を形成して素子領域とフィールド領域に分
離する。この際、フィールド領域に後の配線工程によっ
て配線の通る領域直下の全て、あるいは一部にもトレン
チ１０２と同−深さ、かつ同一幅（およそ５μｍ）の深
溝１０３をトレンチ１０２と同一工程にて形成させる。
その後、素子領域に従来技術により素子を形成した後、
フィールド領域上へ延在する配線１０４を形成する。こ
のとき、配線直下の少なくとも一部に前述した深溝１０
３が存在することになる。本発明の構造では従来技術に
よる厚い絶縁層を形成した場合に比べ、フィールド領域
上にある配線と基板間の容量が低減できる。
フィールド領域上へ延在する配線１０４を形成する。こ
のとき、配線直下の少なくとも一部に前述した深溝１０
３が存在することになる。本発明の構造では従来技術に
よる厚い絶縁層を形成した場合に比べ、フィールド領域
上にある配線と基板間の容量が低減できる。
次に従来例と本発明について第２図を用いて具体的に比
較する。従来技術によるフィールド領域を第２図（ａ）
に示すように厚い絶縁層２０２を厚さ１．５μｍの酸化
膜としてシリコン基板２０１上に設け、その上層に配線
２０５を厚さ１．０μｍ。
較する。従来技術によるフィールド領域を第２図（ａ）
に示すように厚い絶縁層２０２を厚さ１．５μｍの酸化
膜としてシリコン基板２０１上に設け、その上層に配線
２０５を厚さ１．０μｍ。
幅１．６μｍ、配線間隔２．０μｍ、配線長を１．０μ
ｍとした。また本発明によるフィールド領域を第２５！
Ｊ（ｂ）に示すようにシリコン基板２０１に溝２０３の
深さを５μｍ１幅を１．４μｍとし、この中をシリコン
酸化膜で埋込み、その上層に０．５μｍのシリコン酸化
膜２０４を介して前述した配線を形成した。これらの対
象配線１本に対しそれぞれ計算を行った結果、配線一基
板間の容量は、従来技術による厚い絶縁膜の場合が７．
１６Ｘ１０−５ＰＦ／μｍとなり、これに対し、本発明
の場合、６．７０ＸＩＯ−’ＰＦ／μｍとなって、本発
明の構造によると配線−基板間容量の低減化が実現でき
る。
ｍとした。また本発明によるフィールド領域を第２５！
Ｊ（ｂ）に示すようにシリコン基板２０１に溝２０３の
深さを５μｍ１幅を１．４μｍとし、この中をシリコン
酸化膜で埋込み、その上層に０．５μｍのシリコン酸化
膜２０４を介して前述した配線を形成した。これらの対
象配線１本に対しそれぞれ計算を行った結果、配線一基
板間の容量は、従来技術による厚い絶縁膜の場合が７．
１６Ｘ１０−５ＰＦ／μｍとなり、これに対し、本発明
の場合、６．７０ＸＩＯ−’ＰＦ／μｍとなって、本発
明の構造によると配線−基板間容量の低減化が実現でき
る。
第３図は本発明の第２の実施例の断面図である。
半導体基板３０１のフィールド領域に第１の実施例で述
べた深溝３０２を極めて狭い間隔で一様に形成させる。
べた深溝３０２を極めて狭い間隔で一様に形成させる。
この実施例では、深溝がフィールド領域に一様に形成さ
れているため、上部の配線３０３を深溝に平行に形成す
ればどのような配線パターンにも適用可能であり、特に
ゲートアレイ等のチャネル専用領域を持つ集積回路に対
して配線付加容量の低減に大きな効力を持つという利点
がある。
れているため、上部の配線３０３を深溝に平行に形成す
ればどのような配線パターンにも適用可能であり、特に
ゲートアレイ等のチャネル専用領域を持つ集積回路に対
して配線付加容量の低減に大きな効力を持つという利点
がある。
以上説明したように本発明は、フィールド領域に素子分
離に用いるトレンチと同一工程にて、前記トレンチと同
様な深溝を形成することにより、後の配線工程で形成さ
れたフィールド領域の配線と基板間に生じる容量を低下
させると同時に、絶縁層形成工程を削除することができ
、製造工程を短縮でき、また素子の微細化、高速化でき
る効果がある。
離に用いるトレンチと同一工程にて、前記トレンチと同
様な深溝を形成することにより、後の配線工程で形成さ
れたフィールド領域の配線と基板間に生じる容量を低下
させると同時に、絶縁層形成工程を削除することができ
、製造工程を短縮でき、また素子の微細化、高速化でき
る効果がある。
第１図（ａ）は本発明の第１の実施例を示す平面図、第
１図（ｂ）は第１図（ａ）におけるＡ−Ａ’線断面図、
第２図（ａ）、 （ｂ）は従来技術１本発明を比較する
ために描いた断面構造図で、第３図は本発明の第２の実
施例の断面図、第４図は従来技術の断面図である。 １０１．２０１，３０１・・・・・・半導体基板、１０
２゜４０１・・・・・・トレンチ（埋込み物質により充
てんされた深溝）、１０３，２０３，３０２・・・・・
・本発明で形成される深溝、１０４，２０５，３０３，
４０３・・・・・・フィールド領域の配線、１０５，２
０４・・・・・・薄い絶縁膜、２０２，４０２・・・・
・・厚い絶縁層。
１図（ｂ）は第１図（ａ）におけるＡ−Ａ’線断面図、
第２図（ａ）、 （ｂ）は従来技術１本発明を比較する
ために描いた断面構造図で、第３図は本発明の第２の実
施例の断面図、第４図は従来技術の断面図である。 １０１．２０１，３０１・・・・・・半導体基板、１０
２゜４０１・・・・・・トレンチ（埋込み物質により充
てんされた深溝）、１０３，２０３，３０２・・・・・
・本発明で形成される深溝、１０４，２０５，３０３，
４０３・・・・・・フィールド領域の配線、１０５，２
０４・・・・・・薄い絶縁膜、２０２，４０２・・・・
・・厚い絶縁層。
Claims (1)
- 半導体基板に設けられた溝に絶縁物を埋込み素子分離
を行う半導体集積回路装置において、素子領域以外のフ
ィールド領域上の配線直下の少なくとも一部に前記素子
分離のための溝と同一構造の溝を有することを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7921390A JPH03278533A (ja) | 1990-03-28 | 1990-03-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7921390A JPH03278533A (ja) | 1990-03-28 | 1990-03-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278533A true JPH03278533A (ja) | 1991-12-10 |
Family
ID=13683658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7921390A Pending JPH03278533A (ja) | 1990-03-28 | 1990-03-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03278533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878516A (ja) * | 1994-07-08 | 1996-03-22 | Nec Corp | 半導体装置及びその製造方法 |
-
1990
- 1990-03-28 JP JP7921390A patent/JPH03278533A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878516A (ja) * | 1994-07-08 | 1996-03-22 | Nec Corp | 半導体装置及びその製造方法 |
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