JPH0878516A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0878516A JPH0878516A JP16300395A JP16300395A JPH0878516A JP H0878516 A JPH0878516 A JP H0878516A JP 16300395 A JP16300395 A JP 16300395A JP 16300395 A JP16300395 A JP 16300395A JP H0878516 A JPH0878516 A JP H0878516A
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Abstract
(57)【要約】
【目的】 素子からの放熱が良好で且つ配線対基板容量
が低減された素子分離構造を有する半導体装置及びその
製造方法を提供すること。 【構成】 シリコン基板１上に第１の絶縁層(酸化シリ
コン膜２)が形成され、この第１の絶縁層上に複数の島
状単結晶シリコン層が形成され、各々の島状シリコン単
結晶層が第２の絶縁層(酸化シリコン膜１７)を介して多
結晶シリコン層１８によって分離されている構造の半導
体装置(図１工程Ｄ参照)。 【効果】 島状の素子領域５に対し、非素子領域６を高
抵抗の多結晶シリコン膜１８で埋設することで、素子領
域５からの放熱は従来の溝分離法と変わらず、一方、配
線対基板容量を大幅に低減することができる。
が低減された素子分離構造を有する半導体装置及びその
製造方法を提供すること。 【構成】 シリコン基板１上に第１の絶縁層(酸化シリ
コン膜２)が形成され、この第１の絶縁層上に複数の島
状単結晶シリコン層が形成され、各々の島状シリコン単
結晶層が第２の絶縁層(酸化シリコン膜１７)を介して多
結晶シリコン層１８によって分離されている構造の半導
体装置(図１工程Ｄ参照)。 【効果】 島状の素子領域５に対し、非素子領域６を高
抵抗の多結晶シリコン膜１８で埋設することで、素子領
域５からの放熱は従来の溝分離法と変わらず、一方、配
線対基板容量を大幅に低減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にＳＯＩ(シリコン・オン・インシュ
レ−タ“Silicon On Insulator”)基板上に形成される
半導体装置及びその製造方法に関する。
造方法に関し、特にＳＯＩ(シリコン・オン・インシュ
レ−タ“Silicon On Insulator”)基板上に形成される
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来例について、図５〜図８を参照して
説明する。従来より、シリコン基板を用いたバイポ−ラ
集積回路の素子分離には、選択酸化法が用いられていた
が、近年、素子の微細化が進み、図５に示すような溝分
離法が多く行われている。
説明する。従来より、シリコン基板を用いたバイポ−ラ
集積回路の素子分離には、選択酸化法が用いられていた
が、近年、素子の微細化が進み、図５に示すような溝分
離法が多く行われている。
【０００３】溝分離法とは、素子のまわりをシリコンエ
ッチして溝を形成し、この溝内を多結晶シリコンもしく
は絶縁物で埋設して素子間分離を行う方法であり、図５
は、この溝分離法による従来例の一例を示す断面図であ
る。図５中、１はシリコン基板、３は単結晶シリコン
層、３ａはｎ+埋込層、３ｃはエミッタ領域、３ｄはベ
−ス領域、３ｅはコレクタ領域、８ａは酸化シリコン膜
であり、５は素子領域、６は非素子領域を示す。
ッチして溝を形成し、この溝内を多結晶シリコンもしく
は絶縁物で埋設して素子間分離を行う方法であり、図５
は、この溝分離法による従来例の一例を示す断面図であ
る。図５中、１はシリコン基板、３は単結晶シリコン
層、３ａはｎ+埋込層、３ｃはエミッタ領域、３ｄはベ
−ス領域、３ｅはコレクタ領域、８ａは酸化シリコン膜
であり、５は素子領域、６は非素子領域を示す。
【０００４】ところで、近年になってＳＩＭＯＸ法、基
板貼り合わせ法による良質なＳＯＩ基板が入手可能にな
るに至り、図６に示すように、シリコン基板１上に酸化
シリコン膜２を介して形成された単結晶シリコン層３の
非素子領域６の表面から酸化シリコン膜２に至る溝を形
成し、この溝内を酸化シリコン膜８ａで埋めることによ
り、素子領域５（エミッタ領域３ｃ、ベ−ス領域３ｄ、
コレクタ領域３ｅよりなる素子領域）を絶縁物で完全に
分離することが可能になった。
板貼り合わせ法による良質なＳＯＩ基板が入手可能にな
るに至り、図６に示すように、シリコン基板１上に酸化
シリコン膜２を介して形成された単結晶シリコン層３の
非素子領域６の表面から酸化シリコン膜２に至る溝を形
成し、この溝内を酸化シリコン膜８ａで埋めることによ
り、素子領域５（エミッタ領域３ｃ、ベ−ス領域３ｄ、
コレクタ領域３ｅよりなる素子領域）を絶縁物で完全に
分離することが可能になった。
【０００５】この図６に示す構造では、素子領域５の単
結晶シリコン層は完全に絶縁膜により囲まれているた
め、通常のシリコン基板を使った選択酸化分離法や溝分
離法と比較して“絶縁分離の信頼性”が向上すると共
に、さらに次のような利点を有する。即ち、前掲の図５
に示す溝分離法でのＮ型のコレクタ領域３ｅとＰ型のシ
リコン基板１との間の接合容量は、図６のＳＯＩ構造を
利用した場合、酸化シリコン膜２の絶縁膜容量となり、
この酸化シリコン膜２の厚さが約０．２μｍ以上になる
と、上記接合容量の場合と比較して容量が小さくなり、
素子の高速化にとって有利となる。
結晶シリコン層は完全に絶縁膜により囲まれているた
め、通常のシリコン基板を使った選択酸化分離法や溝分
離法と比較して“絶縁分離の信頼性”が向上すると共
に、さらに次のような利点を有する。即ち、前掲の図５
に示す溝分離法でのＮ型のコレクタ領域３ｅとＰ型のシ
リコン基板１との間の接合容量は、図６のＳＯＩ構造を
利用した場合、酸化シリコン膜２の絶縁膜容量となり、
この酸化シリコン膜２の厚さが約０．２μｍ以上になる
と、上記接合容量の場合と比較して容量が小さくなり、
素子の高速化にとって有利となる。
【０００６】しかしながら、図６に示した構造では、非
素子領域６は素子領域５と同様な単結晶シリコン層３で
あり、この単結晶シリコン層３は、通常不純物が導入さ
れた導電体であるため、この上に絶縁膜を介して配線を
形成した場合、比較的大きな配線対基板容量が付き、回
路の高速化の妨げとなる。
素子領域６は素子領域５と同様な単結晶シリコン層３で
あり、この単結晶シリコン層３は、通常不純物が導入さ
れた導電体であるため、この上に絶縁膜を介して配線を
形成した場合、比較的大きな配線対基板容量が付き、回
路の高速化の妨げとなる。
【０００７】そこで、本発明者は、本発明以前に、図７
（特に工程Ｄ参照）に示すように、非素子領域６の単結
晶シリコン層３をすべて酸化シリコン膜８で置き換え、
素子領域５のみに単結晶シリコン層３を島状に形成し
て、配線対基板容量を低減する方法を提案している（特
開平6−177235号公報参照）。この構造の製造方法は、
まず、図７工程Ａに示すようなＳＯＩ基板を用意し、同
じく図７工程Ａに示すように、単結晶シリコン層３上に
後工程でのエッチングストッパ−としての窒化シリコン
膜４を薄く形成した後、通常のフォトリソグラフィ−を
用いた加工により非素子領域６の窒化シリコン膜４及び
単結晶シリコン層３をドライエッチ法にて除去し、素子
領域５に島状の単結晶シリコン層３を形成する。
（特に工程Ｄ参照）に示すように、非素子領域６の単結
晶シリコン層３をすべて酸化シリコン膜８で置き換え、
素子領域５のみに単結晶シリコン層３を島状に形成し
て、配線対基板容量を低減する方法を提案している（特
開平6−177235号公報参照）。この構造の製造方法は、
まず、図７工程Ａに示すようなＳＯＩ基板を用意し、同
じく図７工程Ａに示すように、単結晶シリコン層３上に
後工程でのエッチングストッパ−としての窒化シリコン
膜４を薄く形成した後、通常のフォトリソグラフィ−を
用いた加工により非素子領域６の窒化シリコン膜４及び
単結晶シリコン層３をドライエッチ法にて除去し、素子
領域５に島状の単結晶シリコン層３を形成する。
【０００８】次に、図７工程Ｂに示すように、全面に酸
化シリコン膜８を厚く堆積させ、研磨によって酸化シリ
コン膜８を削っていき、図７工程Ｃのように平坦化す
る。続いてこの研磨でストッパ−として使われた窒化シ
リコン膜４を除去した後、図７工程Ｄに示すように、一
般的な方法で単結晶シリコン層３に素子（エミッタ領域
３ｃ、ベ−ス領域３ｄ、コレクタ領域３ｅ）を形成す
る。この構造によれば、前掲の図６で示した従来例と比
較して、１／３〜１／５の配線対基板容量の低減効果が
生じる。
化シリコン膜８を厚く堆積させ、研磨によって酸化シリ
コン膜８を削っていき、図７工程Ｃのように平坦化す
る。続いてこの研磨でストッパ−として使われた窒化シ
リコン膜４を除去した後、図７工程Ｄに示すように、一
般的な方法で単結晶シリコン層３に素子（エミッタ領域
３ｃ、ベ−ス領域３ｄ、コレクタ領域３ｅ）を形成す
る。この構造によれば、前掲の図６で示した従来例と比
較して、１／３〜１／５の配線対基板容量の低減効果が
生じる。
【０００９】
【発明が解決しようとする課題】前記図５及び図６で示
した従来例では、前述のように配線対基板容量が大き
く、集積回路の高速化を考えた場合、非素子領域に厚い
絶縁膜があることが好ましいが、従来のように選択酸化
法で厚い酸化シリコン層を形成することは、素子に多大
な応力を与えることになり、あまり実用的ではない。
した従来例では、前述のように配線対基板容量が大き
く、集積回路の高速化を考えた場合、非素子領域に厚い
絶縁膜があることが好ましいが、従来のように選択酸化
法で厚い酸化シリコン層を形成することは、素子に多大
な応力を与えることになり、あまり実用的ではない。
【００１０】そこで、前記図７で示した従来例のよう
に、島状の素子部以外を絶縁膜で形成すれば、配線対基
板容量は大幅に低減できる。しかしながら、図７に示す
構造では、素子領域５で発生した熱の放熱性が悪いとい
う欠点を有している。つまり、シリコンの熱伝導度は約
170Ｗｍ-1Ｋ-1であるのに対し、酸化シリコン膜はその
約1／100である。したがって、集積回路で発生した熱が
シリコン基板に効率よく放熱しないため、消費電力を大
きくすることができない。
に、島状の素子部以外を絶縁膜で形成すれば、配線対基
板容量は大幅に低減できる。しかしながら、図７に示す
構造では、素子領域５で発生した熱の放熱性が悪いとい
う欠点を有している。つまり、シリコンの熱伝導度は約
170Ｗｍ-1Ｋ-1であるのに対し、酸化シリコン膜はその
約1／100である。したがって、集積回路で発生した熱が
シリコン基板に効率よく放熱しないため、消費電力を大
きくすることができない。
【００１１】更に、図７で示した製造工程において、酸
化シリコン膜を研磨によって削り、平坦化するために
は、研磨速度のウェハ−面内ばらつきなどを考慮して多
少多めに研磨処理を施す必要がある。このため、研磨方
法や研磨条件により差はあるが、図８に示すように、一
般に非素子領域６に“へこみ１５”が生じる。特に、図
７で示した従来例のように素子部が島状に孤立している
場合及びシリコンに比較して非常に硬い酸化シリコン膜
の研磨において、この問題は顕著であり、平坦化の妨げ
となるという問題点を有する。
化シリコン膜を研磨によって削り、平坦化するために
は、研磨速度のウェハ−面内ばらつきなどを考慮して多
少多めに研磨処理を施す必要がある。このため、研磨方
法や研磨条件により差はあるが、図８に示すように、一
般に非素子領域６に“へこみ１５”が生じる。特に、図
７で示した従来例のように素子部が島状に孤立している
場合及びシリコンに比較して非常に硬い酸化シリコン膜
の研磨において、この問題は顕著であり、平坦化の妨げ
となるという問題点を有する。
【００１２】本発明は、前記した欠点、問題点などに鑑
み成されたものであって、その目的は、主として(1)素
子部からの放熱が良好で、しかも配線対基板容量を低減
することが可能であり、(2)研磨による平坦化処理に伴
う前記した“へこみ”を解消することを意図した半導体
装置及びその製造方法を提供することにある。
み成されたものであって、その目的は、主として(1)素
子部からの放熱が良好で、しかも配線対基板容量を低減
することが可能であり、(2)研磨による平坦化処理に伴
う前記した“へこみ”を解消することを意図した半導体
装置及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、次の第１〜第
３の半導体装置に係るものである。まず、本発明の第１
の半導体装置は、シリコン基板上に第１の絶縁層が形成
され、この第１の絶縁層上に複数の島状単結晶シリコン
層が形成され、各々の島状単結晶シリコン層が第２の絶
縁層を介して多結晶シリコン層によって分離されている
(請求項１)。
３の半導体装置に係るものである。まず、本発明の第１
の半導体装置は、シリコン基板上に第１の絶縁層が形成
され、この第１の絶縁層上に複数の島状単結晶シリコン
層が形成され、各々の島状単結晶シリコン層が第２の絶
縁層を介して多結晶シリコン層によって分離されている
(請求項１)。
【００１４】本発明の第２の半導体装置は、シリコン基
板上に第１の絶縁層を介して単結晶シリコン層が形成さ
れ、この単結晶シリコン層が第２の絶縁層によって素子
領域と非素子領域に分離されている構造において、前記
非素子領域の単結晶シリコン層の一部が比抵抗１０Ωｃ
ｍ以上となっている(請求項３)。
板上に第１の絶縁層を介して単結晶シリコン層が形成さ
れ、この単結晶シリコン層が第２の絶縁層によって素子
領域と非素子領域に分離されている構造において、前記
非素子領域の単結晶シリコン層の一部が比抵抗１０Ωｃ
ｍ以上となっている(請求項３)。
【００１５】本発明の第３の半導体装置は、シリコン基
板上に第１の絶縁層を介して単結晶シリコン層が形成さ
れ、この単結晶シリコン層が第２の絶縁層によって素子
領域と非素子領域に分離されている構造において、前記
第２の絶縁層が前記素子領域に接続された配線領域に沿
って延長さているものである(請求項４)。
板上に第１の絶縁層を介して単結晶シリコン層が形成さ
れ、この単結晶シリコン層が第２の絶縁層によって素子
領域と非素子領域に分離されている構造において、前記
第２の絶縁層が前記素子領域に接続された配線領域に沿
って延長さているものである(請求項４)。
【００１６】
【作用】本発明の第１、第２の半導体装置によれば、非
素子領域が高比抵抗のシリコンであり、高周波に対して
この高比抵抗シリコンは絶縁物と同じとみなされ、従来
と同じ溝分離プロセスで、従来より配線対基板容量を低
減できる。本発明の第３の半導体装置によれば、絶縁物
を埋設する領域が配線直下のみであるため、配線対基板
容量の低減効果を損なわずに、従来と比較して研磨によ
る絶縁物の埋設平坦化を容易にすることができる。
素子領域が高比抵抗のシリコンであり、高周波に対して
この高比抵抗シリコンは絶縁物と同じとみなされ、従来
と同じ溝分離プロセスで、従来より配線対基板容量を低
減できる。本発明の第３の半導体装置によれば、絶縁物
を埋設する領域が配線直下のみであるため、配線対基板
容量の低減効果を損なわずに、従来と比較して研磨によ
る絶縁物の埋設平坦化を容易にすることができる。
【００１７】
【実施例】次に本発明の第１〜第３実施例を図１〜図４
に基づいて説明する。
に基づいて説明する。
【００１８】（第１実施例）図１は、本発明の第１の実
施例を説明するための工程順(工程Ａ〜Ｄ)に示した半導
体チップの断面図である。まず、図１工程Ａに示すよう
に、シリコン基板１上に酸化シリコン膜２を介して形成
された単結晶シリコン層３を有するＳＯＩ基板を用意す
る。
施例を説明するための工程順(工程Ａ〜Ｄ)に示した半導
体チップの断面図である。まず、図１工程Ａに示すよう
に、シリコン基板１上に酸化シリコン膜２を介して形成
された単結晶シリコン層３を有するＳＯＩ基板を用意す
る。
【００１９】このＳＯＩ基板としては、ＳＩＭＯＸ法や
基板貼り合わせ法により形成したものを用いることがで
きる。これをバイポ−ラ型集積回路に応用する場合、単
結晶シリコン層３の厚さを約１〜２μｍとし、ｎ+埋込
層３ａ及びｎ型エピタキシャル層３ｂから成る(図１工
程Ａ参照)。また、酸化シリコン膜２の厚さを０．３〜
１．０μｍとする。
基板貼り合わせ法により形成したものを用いることがで
きる。これをバイポ−ラ型集積回路に応用する場合、単
結晶シリコン層３の厚さを約１〜２μｍとし、ｎ+埋込
層３ａ及びｎ型エピタキシャル層３ｂから成る(図１工
程Ａ参照)。また、酸化シリコン膜２の厚さを０．３〜
１．０μｍとする。
【００２０】次に、同じく図１工程Ａに示すように、フ
ォトリソグラフィ−を用いた加工により非素子領域６の
単結晶シリコン層３をドライエッチング法にて除去した
後、単結晶シリコン層３の表面に酸化シリコン膜１７を
形成する。その後、図１工程Ｂに示すように、全面に多
結晶シリコン膜１８を厚く堆積させる。
ォトリソグラフィ−を用いた加工により非素子領域６の
単結晶シリコン層３をドライエッチング法にて除去した
後、単結晶シリコン層３の表面に酸化シリコン膜１７を
形成する。その後、図１工程Ｂに示すように、全面に多
結晶シリコン膜１８を厚く堆積させる。
【００２１】続いて、研磨により多結晶シリコン膜１８
を削っていき、図１工程Ｃに示すように平坦化する。こ
のとき、酸化シリコン膜１７は研磨のストッパ−とな
る。一般にシリコンは、酸化シリコン膜と比較して研磨
が容易であり、研磨速度を酸化シリコン膜の５０倍以上
にすることができるため、本第１実施例では、研磨のス
トッパ−として酸化シリコン膜が適している。
を削っていき、図１工程Ｃに示すように平坦化する。こ
のとき、酸化シリコン膜１７は研磨のストッパ−とな
る。一般にシリコンは、酸化シリコン膜と比較して研磨
が容易であり、研磨速度を酸化シリコン膜の５０倍以上
にすることができるため、本第１実施例では、研磨のス
トッパ−として酸化シリコン膜が適している。
【００２２】次に、酸化シリコン膜１７の一部を除去し
て、図１工程Ｄに示すように、従来と同様の手段で素子
領域５の単結晶シリコン層３に半導体素子(エミッタ領
域３ｃ、ベ−ス領域３ｄ 、コレクタ領域３ｅ)を形成す
る。
て、図１工程Ｄに示すように、従来と同様の手段で素子
領域５の単結晶シリコン層３に半導体素子(エミッタ領
域３ｃ、ベ−ス領域３ｄ 、コレクタ領域３ｅ)を形成す
る。
【００２３】本第１実施例によれば、非素子領域６に埋
設された多結晶シリコンの比抵抗が一般的に１０００Ω
ｃｍ以上と高いため、この領域は、高周波数動作時にお
いて誘電体と同等に振る舞うので従来例と比較して非素
子領域上にある配線などの対基板容量を大幅に低下させ
ることができる。また、材質が熱伝導率の大きなシリコ
ンであるため、従来と同等の放熱性が維持できる。
設された多結晶シリコンの比抵抗が一般的に１０００Ω
ｃｍ以上と高いため、この領域は、高周波数動作時にお
いて誘電体と同等に振る舞うので従来例と比較して非素
子領域上にある配線などの対基板容量を大幅に低下させ
ることができる。また、材質が熱伝導率の大きなシリコ
ンであるため、従来と同等の放熱性が維持できる。
【００２４】（第２実施例）図２は、本発明の第２実施
例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体
チップの断面図である。まず、図２工程Ａに示すよう
に、酸化シリコン膜２上に高抵抗単結晶シリコン領域を
形成したＳＯＩ基板を用意し、この高抵抗単結晶シリコ
ン領域の一部にｎ+埋込層３ａを形成する。
例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体
チップの断面図である。まず、図２工程Ａに示すよう
に、酸化シリコン膜２上に高抵抗単結晶シリコン領域を
形成したＳＯＩ基板を用意し、この高抵抗単結晶シリコ
ン領域の一部にｎ+埋込層３ａを形成する。
【００２５】貼り合わせＳＯＩ基板を使う場合は、素子
領域に不純物濃度の極端に低い基板を貼り合わせること
で高抵抗単結晶シリコン領域１９を容易に得ることがで
きる。一般的には、８００〜１０００Ωｃｍ程度の高抵
抗が得られる。
領域に不純物濃度の極端に低い基板を貼り合わせること
で高抵抗単結晶シリコン領域１９を容易に得ることがで
きる。一般的には、８００〜１０００Ωｃｍ程度の高抵
抗が得られる。
【００２６】次に、図２工程Ｂに示すように、全面にｎ
型エピタキシャル層３ｂを形成し、続いて、図２工程Ｃ
に示すように、一般的な溝分離プロセスにより酸化シリ
コン膜２０により素子領域５を区画する。このとき、ｎ
+埋込層３ａは、素子領域５内に形成されている。
型エピタキシャル層３ｂを形成し、続いて、図２工程Ｃ
に示すように、一般的な溝分離プロセスにより酸化シリ
コン膜２０により素子領域５を区画する。このとき、ｎ
+埋込層３ａは、素子領域５内に形成されている。
【００２７】次に、図２工程Ｄに示すように、従来と同
様の手段で素子領域５の単結晶シリコン層３に半導体素
子(エミッタ領域３ｃ、ベ−ス領域３ｄ、コレクタ領域
３ｅ)を形成する。本第２実施例によれば、第１実施例
と同様の効果が期待できる。
様の手段で素子領域５の単結晶シリコン層３に半導体素
子(エミッタ領域３ｃ、ベ−ス領域３ｄ、コレクタ領域
３ｅ)を形成する。本第２実施例によれば、第１実施例
と同様の効果が期待できる。
【００２８】（第３実施例）図３は、本発明の第３実施
例の鳥瞰図であり、図４は、本発明の第３実施例の平面
図である。なお、図４のＡ−Ａ′線の断面が図３の断面
に相当する。
例の鳥瞰図であり、図４は、本発明の第３実施例の平面
図である。なお、図４のＡ−Ａ′線の断面が図３の断面
に相当する。
【００２９】この第３実施例の製造法は、前記図７で示
した従来例の製造工程順と同じであるが、前記図７で示
したように非素子領域６すべてを絶縁膜(酸化シリコン
膜８)で埋設し平坦化するのではなく、図３及び図４に
示すように、配線２１直下のみに絶縁分離領域を延長し
ている点(図３の絶縁物領域２０ａ参照)で異なる。即
ち、図７の従来例では、配線対基板容量を低減すること
が一つの目的であったが、そのためには、非素子領域す
べてを絶縁物で埋設する必要はなく、本第３実施例のよ
うに、配線２１直下のみに絶縁物領域２０ａがあればよ
い。
した従来例の製造工程順と同じであるが、前記図７で示
したように非素子領域６すべてを絶縁膜(酸化シリコン
膜８)で埋設し平坦化するのではなく、図３及び図４に
示すように、配線２１直下のみに絶縁分離領域を延長し
ている点(図３の絶縁物領域２０ａ参照)で異なる。即
ち、図７の従来例では、配線対基板容量を低減すること
が一つの目的であったが、そのためには、非素子領域す
べてを絶縁物で埋設する必要はなく、本第３実施例のよ
うに、配線２１直下のみに絶縁物領域２０ａがあればよ
い。
【００３０】また、本第３実施例のようにすれば、従来
例でみられる「絶縁膜研磨に伴う“へこみ”(前掲の図
８参照)」のような問題は殆どなくなる。なぜなら、一
般的に配線領域のチップ面積に占める割合は数１０％に
満たず、更に本第３実施例では従来例のような素子領域
の孤立部分が殆どないため、従来例と比較して、絶縁膜
研磨による平坦化が容易になるためである。
例でみられる「絶縁膜研磨に伴う“へこみ”(前掲の図
８参照)」のような問題は殆どなくなる。なぜなら、一
般的に配線領域のチップ面積に占める割合は数１０％に
満たず、更に本第３実施例では従来例のような素子領域
の孤立部分が殆どないため、従来例と比較して、絶縁膜
研磨による平坦化が容易になるためである。
【００３１】次に、本第３実施例での配線２１直下の絶
縁物領域２０ａの幅について説明する。一般的に配線対
基板容量は、配線の底面積成分と配線側面に依存するフ
リンジ容量とに分けられ、後者の場合、電気力線が配線
幅より広がって延びるため、絶縁物領域２０ａの幅は、
配線幅に配線高さの２倍程度の長さを加えた幅にすれ
ば、効率よく配線対基板容量を低減することができる。
縁物領域２０ａの幅について説明する。一般的に配線対
基板容量は、配線の底面積成分と配線側面に依存するフ
リンジ容量とに分けられ、後者の場合、電気力線が配線
幅より広がって延びるため、絶縁物領域２０ａの幅は、
配線幅に配線高さの２倍程度の長さを加えた幅にすれ
ば、効率よく配線対基板容量を低減することができる。
【００３２】
【発明の効果】以上詳記したように本発明は、(1) 配線
領域、抵抗部などの対基板容量を低減すること、(2) 素
子領域や配線領域、抵抗部などに発生する熱を効率よく
基板に放熱すること、(3) 研磨による平坦化処理に伴う
“へこみ”を解消すること、などの顕著な効果が生じ
る。
領域、抵抗部などの対基板容量を低減すること、(2) 素
子領域や配線領域、抵抗部などに発生する熱を効率よく
基板に放熱すること、(3) 研磨による平坦化処理に伴う
“へこみ”を解消すること、などの顕著な効果が生じ
る。
【００３３】本発明の半導体装置で生じる効果につい
て、さらに詳述すると、本発明は、・第１に、非素子領
域に高抵抗の多結晶シリコンもしくは高抵抗のシリコン
を形成することにより、素子部からの放熱が良好で、し
かも、配線対基板容量を低減することが可能となる効果
が生じる。・第２に、従来例の研磨による非素子領域の
“へこみ”について、従来の溝分離領域である絶縁物領
域を配線部直下にまで延長して、非素子領域に占める絶
縁物埋設部を低減し、配線対基板容量を増加させること
なく絶縁物研磨工程を容易に行うことができる効果が生
じる。
て、さらに詳述すると、本発明は、・第１に、非素子領
域に高抵抗の多結晶シリコンもしくは高抵抗のシリコン
を形成することにより、素子部からの放熱が良好で、し
かも、配線対基板容量を低減することが可能となる効果
が生じる。・第２に、従来例の研磨による非素子領域の
“へこみ”について、従来の溝分離領域である絶縁物領
域を配線部直下にまで延長して、非素子領域に占める絶
縁物埋設部を低減し、配線対基板容量を増加させること
なく絶縁物研磨工程を容易に行うことができる効果が生
じる。
【図１】本発明の第１実施例の工程Ａ〜Ｄからなる製造
工程順断面図
工程順断面図
【図２】本発明の第２実施例の工程Ａ〜Ｄからなる製造
工程順断面図
工程順断面図
【図３】本発明の第３実施例の鳥瞰図
【図４】本発明の第３実施例の平面図
【図５】従来例（溝分離法による素子間分離）を説明す
るための断面図
るための断面図
【図６】従来例（ＳＯＩ基板を用いた素子分離の形成）
を説明するための断面図
を説明するための断面図
【図７】従来例（本発明者の既提案による従来例）の工
程Ａ〜Ｄからなる製造工程順断面図
程Ａ〜Ｄからなる製造工程順断面図
【図８】酸化シリコン膜の研磨による平坦化処理に伴う
へこみを説明するための図
へこみを説明するための図
１ シリコン基板 ２ 酸化シリコン膜 ３ａ ｎ+埋込層 ３ｂ ｎ型エピタキシャル層 ３ｃ エミッタ領域 ３ｄ ベ−ス領域 ３ｅ コレクタ領域 ４ 窒化シリコン膜 ５ 素子領域 ６ 非素子領域 ８，８ａ 酸化シリコン膜 １５ へこみ １７ 酸化シリコン膜 １８ 多結晶シリコン膜 １９ 高抵抗単結晶シリコン領域 ２０ 酸化シリコン膜 ２０ａ 絶縁物領域 ２１ 配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (6)
- 【請求項１】 シリコン基板上に第１の絶縁層が形成さ
れ、この第１の絶縁層上に複数の島状単結晶シリコン層
が形成され、各々の島状単結晶シリコン層が第２の絶縁
層を介して多結晶シリコン層によって分離されているこ
とを特徴とする半導体装置。 - 【請求項２】 (1) シリコン基板表面の第１の絶縁層を
介して形成された単結晶シリコン層の一部を除去して複
数の島状単結晶シリコン層を形成する工程、(2) 該島状
単結晶シリコン層を含む全面に第２の絶縁層を形成した
後、エッチング法又は研磨法により表面の第２の絶縁層
を除去し、前記各々の島状単結晶シリコン層間に多結晶
シリコンを埋設する工程、とを有することを特徴とする
半導体装置の製造方法。 - 【請求項３】 シリコン基板上に第１の絶縁層を介して
単結晶シリコン層が形成され、この単結晶シリコン層が
第２の絶縁層によって素子領域と非素子領域に分離され
ている構造において、前記非素子領域の単結晶シリコン
層の一部が比抵抗１０Ωｃｍ以上であることを特徴とす
る半導体装置。 - 【請求項４】 シリコン基板上に第１の絶縁層を介して
単結晶シリコン層が形成され、この単結晶シリコン層が
第２の絶縁層によって素子領域と非素子領域に分離され
ている構造において、前記第２の絶縁層が前記素子領域
に接続された配線領域に沿って延長されていることを特
徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置において、前
記配線領域が複数配線層の最下層配線領域であることを
特徴とする半導体装置。 - 【請求項６】 請求項４記載の半導体装置において、前
記配線領域に沿って延長されている前記第２の絶縁層の
幅が前記配線領域の幅以上であることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163003A JP2933509B2 (ja) | 1994-07-08 | 1995-06-06 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-180635 | 1994-07-08 | ||
| JP18063594 | 1994-07-08 | ||
| JP7163003A JP2933509B2 (ja) | 1994-07-08 | 1995-06-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0878516A true JPH0878516A (ja) | 1996-03-22 |
| JP2933509B2 JP2933509B2 (ja) | 1999-08-16 |
Family
ID=26488600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7163003A Expired - Fee Related JP2933509B2 (ja) | 1994-07-08 | 1995-06-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2933509B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119365B2 (en) | 2002-03-26 | 2006-10-10 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate |
| CN100454521C (zh) * | 2002-03-26 | 2009-01-21 | 夏普公司 | 半导体器件及其制法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02308553A (ja) * | 1989-05-23 | 1990-12-21 | Fujitsu Ltd | Ｓｏｉ型半導体装置 |
| JPH03278533A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体集積回路装置 |
| JPH03290948A (ja) * | 1989-12-20 | 1991-12-20 | Nec Corp | 半導体装置 |
| JPH0513565A (ja) * | 1991-06-28 | 1993-01-22 | Fujitsu Ltd | 半導体装置 |
| JPH05267438A (ja) * | 1992-03-19 | 1993-10-15 | Toshiba Corp | 接着型誘電体分離半導体基板 |
-
1995
- 1995-06-06 JP JP7163003A patent/JP2933509B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02308553A (ja) * | 1989-05-23 | 1990-12-21 | Fujitsu Ltd | Ｓｏｉ型半導体装置 |
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| JPH03278533A (ja) * | 1990-03-28 | 1991-12-10 | Nec Corp | 半導体集積回路装置 |
| JPH0513565A (ja) * | 1991-06-28 | 1993-01-22 | Fujitsu Ltd | 半導体装置 |
| JPH05267438A (ja) * | 1992-03-19 | 1993-10-15 | Toshiba Corp | 接着型誘電体分離半導体基板 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119365B2 (en) | 2002-03-26 | 2006-10-10 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate |
| CN100454521C (zh) * | 2002-03-26 | 2009-01-21 | 夏普公司 | 半导体器件及其制法 |
| US7619250B2 (en) | 2002-03-26 | 2009-11-17 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate |
| US7884367B2 (en) | 2002-03-26 | 2011-02-08 | Sharp Kabushiki Kaisha | Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2933509B2 (ja) | 1999-08-16 |
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