JPH0347740B2 - - Google Patents

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JPH0347740B2
JPH0347740B2 JP61219917A JP21991786A JPH0347740B2 JP H0347740 B2 JPH0347740 B2 JP H0347740B2 JP 61219917 A JP61219917 A JP 61219917A JP 21991786 A JP21991786 A JP 21991786A JP H0347740 B2 JPH0347740 B2 JP H0347740B2
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JP
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layer
polyimide
trench
etching
photoresist
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Jon Doatei Jeemuzu
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International Business Machines Corp
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    • H01L21/3105—After-treatment
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    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は集積半導体構造を作成する方法に関す
るものであり、特に充填された溝ないしトレンチ
を有するプレーナ半導体構造を作成する方法に関
するものである。
Ｂ 従来技術 集積半導体回路における、デバイスたとえばト
ランジスタを互いに分離するための、二酸化シリ
コンやポリイミドの満たされた溝ないしトレンチ
が、PN接合を用いた技術などの従来の他の分離
技術よりも、デバイスないしトランジスタの密度
を顕著に改善することが判明している。
IBMテクニカル・デイスクロージヤ・ブルテ
ンVo1.17、No10、1975年３月、pp.2893−2894は
ポリイミドの満たされたＶ字状溝を、同Vo1.24、
No11A、1982年４月、pp.5458−5459は絶縁物質
で満たされたトレンチの側壁に当接したトランジ
スタを、 また、同Vo1.23、No11、1981年４月、pp.4917
−4919は、第５図に示すようにシリコン基板３１
を形成したトレンチ３２，３３を二酸化シリコン
３４、チツ化シリコン３５およびポリシリコン３
６で満し、第６図に示すように両トレンチ３２，
３３間の領域に存在するチツ化シリコン３５を反
応性イオン・エツチング（RIE）で除去すると共
に、同領域に浅いトレンチ３７を形成した構造を
開示している。
また同Vo1.25、No11B、1983年４月、pp.6129
−6130は、第７図に示すようにシリコン基板４１
に形成したトレンチ４２を二酸化シリコン４３で
満した後、トレンチ４２内の二酸化シリコン層４
３上にフオトレジスト層４４を形成し、第８図に
示すようにこの基板上に更にフオトレジスト最４
５を設けて基板の表面を平坦化し、第９図に示す
ようにプラズマエツチングを施すことによりフオ
トレジスト層４５、フオトレジスト層４４および
二酸化シリコン層４３を除去して、二酸化シリコ
ン４３で満されたトレンチ４２を有し且つ表面が
平坦化されたシリコン基板４１を得る方法を開示
している。
また、米国特許第4396460号は、第１０図に示
すように溝５１が形成されたシリコン基板５２上
に二酸化シリコン層５３、チツ化シリコン層５
４、ポリシリコン層５５、二酸化シリコン層５
６、チツ化シリコン層５７、更にはフオトレジス
トパターン５８を順次積層し、第１１図に示すよ
うにフオトレジストパターン５８をマスクとした
エツチングを施してチツ化シリコン層５７および
二酸化シリコン層５６を庇状に形成した後、第１
２図に示すようにポリシリコン層５５をエツチン
グ除去して溝５１内にのみポリシリコン５５を残
存させ、ポリシリコン５５の表面への二酸化シリ
コン層５９の形成および庇状の二酸化シリコン層
５６並びにチツ化シリコン層５７の除去を行つ
て、溝５１が形成される基板５２の表面に関して
二酸化シリコンを平坦化する方法を開示してい
る。
弊社の米国特許第4519128号は側壁と底部に二
酸化シリコンとチツ化シリコンの薄い層が形成さ
れており、他の部分にポリイミドが満たされてい
る、半導体基板のトレンチを開示している。過剰
なポリイミドは従来のエツチ・バツク技術によつ
て熱硬化されたのち、除去される。
Ｃ 発明が解決しようとする問題点 トレンチ内の充填材料をエツチ・バツクする場
合、充填材料の過剰なエツチングまたは不十分な
エツチングのいずれかにより、およびトレンチに
おける充填材料の起伏によつて、基板の表面と充
填材料と頂面との間に、望ましくない段が形成さ
れることが判明している。このような段は、その
後基板上に形成される導線ないし配線に不連続性
をもたらすものであつて、集積回路の信頼性を低
下させる。
本発明の目的は、たとえば幅が２ミクロン未満
で、特に有機物、たとえばポリイミドで満たされ
た狭いトレンチが内部に形成された半導体基板用
の、改良された単純な平坦化法を提供することで
ある。
Ｄ 問題点を解決するための手段 本発明が教示するところによれば、半導体基板
のある領域を隣接領域から電気的に分離するため
に使用される材料で満たされた溝ないしトレンチ
が内部に形成された半導体基板上に平坦な表面を
作成する方法が提供される。この方法は、半導体
基板中にその表面を通つて溝ないしトレンチを形
成し、トレンチ内、および基板の表面上に有機物
などの充填材料を付着し、有機物上のトレンチに
材料のブロツクを形成して、このブロツクが基板
の表面のトレンチに隣接する範囲にまで重畳する
ようにし、有機物およびブロツクを所定のエツチ
ング剤でエツチングして、基板の表面上に置かれ
たブロツクおよび有機物を除去し、半導体基板の
表面上に材料の層を形成して、有機物の残余部分
を覆うようにし、前記材料層と前記有機物が所定
のエツチング剤に対して同様なエツチング速度を
有しており、前記材料層がすべて除去されるま
で、前記材料層と有機物層をエツチングする工程
を包含している。
本発明の好ましい実施例において、有機物はポ
リイミドであり、エツチング工程の各々が乾式エ
ツチング法で実施され、エツチング剤は100％酸
素であり、材料のブロツクはフオトレジストであ
り、材料の層もフオトレジストである。
Ｅ 実施例 図面を詳細に参照すると、第１図に断面図で示
す構造は、シリコンからなることが好ましいＰ型
導電性を有する半導体基板１０と、表面１４を有
し、公知技術により基板１０上に成長したＮ型導
電性のエピタキシアル層１２と、基板１０とエピ
タキシアル層１２の接合部に形成されたN+サブ
コレクタ拡散領域１６とを包含している。
適切なパターンを設けたフオトレジスト・マス
クを、たとえば図示していない三フツ化チツ素、
および周知の反応性イオン・エツチング（PIE）
技術と共に用いて、たとえば幅２ミクロンのトレ
ンチ１８をエピタキシアル層１２とN+サブコレ
クタ領域１６を介して、基板１０内へ、エピタキ
シアル層１２の表面１４の下約５ミクロンのとこ
ろまで形成し、エピタキシアル層１２に分離した
部分１２Ａおよび１２Ｂを形成する。次いで、ト
レンチ１８をポリイミドで満たすが、好ましいの
はデユポン（Dupont）2560の約3.5ミクロンの第
一層をエピタキシアル層１２の表面に付着し、ポ
リイミドをスピンニング操作中にトレンチ中に流
入させ、第一ポリイミド層を80℃で13分間硬化さ
せ、次いでデユポン2560ポリイミドの約3.5ミク
ロンの第二層を第一ポリイミド層上に付着し、第
二ポリイミド層を400℃で25分間硬化させること
である。エツチング剤として酸素を用いた反応性
イオン・エツチング（RIE）技術を使用して、エ
ピタキシアル層１２の表面１４上の図示していな
い硬化したポリイミドを、トレンチ１８に残つて
いるポリイミド２０と共に、エピタキシアル層１
２の表面１４より若干低いレベルまで除去する。
次いで、第１図に示すように、厚さ約1.3ミクロ
ンの硬化したポリイミドの層２２がエピタキシア
ル層１２の表面１４上に形成されるまで、トレン
チ１８をデユポン2560ポリイミドで完全に満た
す。25分間40℃に置くことによつて行うことので
きる、ポリイミド層２２の硬化ののち、凹窩ない
し溝２４がトレンチ１８上の硬化したポリイミド
層２２中に形成されることが知られている。ポリ
イミドの硬化後、エピタキシアル層１２の表面１
４上のポリイミド層２２の厚さにばらつきが生じ
ることも、注目されている。硬化したポリイミド
層２０に対して1.3ミクロントいう目標の厚さを
設定することにより、凹ないし溝２４の最も低い
点がエピタキシアル層１２の表面１４上にあるこ
とが判明した。
厚さ約2.4ミクロンのフオトレジストの層を、
ポリイミド層２２の上に付着し、適切なパターン
を設けたマスクにより、トレンチ１８上にフオト
レジスト・セグメントないしブロツク２６を形成
するが、このブロツク２６の延長部はトレンチ１
８に隣接したエピタキシアル層１２の表面１４に
重畳している。フオトレジスト・ブロツク２６に
はほぼ垂直な側壁が設けられていることが好まし
い。再度、酸素をエツチング剤として用いた反応
性イオン・エツチング（RIE）技術を使用して、
ポリイミド層２２をエピタキシアル層１２の表面
１４から除去するが、ただし第２図に示すよう
に、厚さ約1.3ミクロンのポリイミドの残余部２
８がトレンチ１８上と、トレンチ１８に隣接する
エピタキシアル層１２の表面１４上に形成されて
いる、フオトレジスト・ブロツク２６の下にトレ
ンチ１８の近傍のポリイミドは除去しない。すな
わち、エピタキシアル層１２の表面１４上には、
ポリイミドはトレンチ１８の近傍部の極く限られ
た局所で残余部２８としてしか存在しない。
ポリイミドの残余部２８を次いで、第３図に示
すように、フオトレジストの層３０で覆うが、こ
の層はフオトレジスト・ブロツク２６と同一タイ
プのものでかまわず、厚さが約1.4ミクロンで、
ポリイミドの残余部２８と同様なエツチング速度
を有するものである。ここで、エピタキシアル層
１２の表面１４上では、ポリイミドは残余部２８
としてしか存在しないため、これを覆うフオトレ
ジスト層３０の形成に際して残余部２８の層厚如
何が当該フオトレジスト層３０の層厚へ影響を与
えることはなく、フオトレジスト層３０自体の層
厚を均一化するだけで、ポリイミド残余部２８と
フオトレジスト層３０とから成る積層層の厚さを
トレンチ１８の上部を含む表面１４の全体にわた
つて容易に均一化することができる。フオトレジ
スト層３０およびポリイミドの残余部２８をここ
で、酸素をエツチング剤として用いた反応性イオ
ン・エツチング（RIE）技術によつて除去し、表
面を平坦化するが、反応性イオン・エツチング
（RIE）の対象となるフオトレジスト層３０とポ
リイミド残余部２８の積層層が表面１４の全体に
わたつて厚さが均一化されているため、エツチン
グは表面１４に対して平行を保つて進行し、トレ
ンチ１８内のポリイミド２０の上面３２が表面１
４に対して平行であることが確保されている。こ
のようなエツチングの結果、第４図に示すよう
に、トレンチ１８内のポリイミド２０の上面３２
が常に、エピタキシアル層１２の表面１４から上
方へ0.5ミクロン未満のところにあるか、または
エピタキシアル層１２の表面１４から下方へ0.3
ミクロン未満のところにあることが判明した。そ
れ故、導線ないし電気配線がエピタキシアル層１
２の分離した部分１２Ａおよび１２Ｂの間のトレ
ンチ１８上を延びている場合、トレンチ１８の表
面で導線ないしワイヤの切断が生じることは、ほ
とんど、あるいは全くない。
理解しておかなければならないのは、溝ないし
トレンチ１８を満たすのに好ましいポリイミド
が、約8000グラム／グラム−モル超の分子量を有
するものだということである。この種のポリイミ
ドが望ましいのは、分子量の低いポリイミドの機
械的特性が砕けやすく、トレンチの充填後に積層
剥離や現場破砕などの材料欠陥が生じるからであ
る。これらの高分子量のポリイミドは固形物の含
量が比較的低いこと、および粘性によつて平坦で
ない表面をもたらしやすいものであるが、本発明
の教示するところを使用することにより、約8000
よりも大きな分子量を有するポリイミドを使用し
ても、極めて平坦な表面を繰り返し製造できる方
法が与えられる。
本発明の好ましい実施例において、ポリイミド
をトレンチ充填材料として使用したが、ポリイミ
ド以外の材料、たとえばガラスを使用して本発明
を実施し、適切な反応性イオン・エツチング条件
とエツチング剤を使用して、第３図に示すよう
に、反応性イオン・エツチングを行つた場合に、
フオトレジストとガラスの間に同様なエツチング
速度を与えることもできる。
また、留意しなければならないのは、本発明方
法を使用して、バイポーラ・トランジスタを領域
１２Ａおよび１２Ｂに作成する場合、または電界
効果トランジスタを作成する場合のいずれかにお
いて、ある半導体領域の他の半導体領域から分離
するのを有利に行えることである。
Ｆ 発明の効果 本発明はひとつまたはそれ以上のトレンチを半
導体構造に形成する場合に、極めて平坦な構造を
もたらし、高密度の半導体回路の信頼性を改善
し、歩留りを高める極めて大純な方法を与える。
特にエツチング対象となる第一材料と第二材料と
から成る積層層を容易に厚さの均一なものとして
得ることができ、エツチングによる平坦化を保障
することができる。
【図面の簡単な説明】
第１図、第２図、第３図および第４図は、本発
明の教示するところにしたがつて作成される構造
の製造中の連続した段階で取られた、トレンチが
半導体基板内に形成されている構造の断面図であ
る。第５図および第６図は従来例に係る方法を説
明する半導体基板の構造を示す断面図である。第
７図、第８図および第９図は他の従来例に係る方
法を説明する半導体基板の構造を示す断面図であ
る。第１０図、第１１図および第１２図は更に他
の従来例に係る方法を説明する半導体基板の構造
を示す断面図である。 １０……半導体基板、１２……エピタキシアル
層、１６……サブコレクタ拡散領域、１８……ト
レンチ、２０……ポリイミド、２２……硬化した
ポリイミドの層、２４……凹窩ないし溝、２６…
…フオトレジスト・セグメント、RIE……反応性
イオン・エツチング、２８……ポリイミドの残余
部、３０……フオトレジストの層。

Claims (1)

  1. 【特許請求の範囲】 １ 固体中にその表面を通つて溝を形成し、 前記構内、および前記表面上に第一材料を付着
    し、 前記溝上に材料のブロツクを形成して、前記ブ
    ロツクが前記表面の前記溝に隣接した範囲にまで
    重畳するようにし、 前記第一材料をエツチングして、前記ブロツク
    の下に前記第一材料の残余部を残し、 前記固体の表面上に、前記第一材料と近似した
    エツチング速度を有する第二材料の層を形成し
    て、前記第一材料の残余部を覆うようにし、 前記固体の表面が露出するまで、前記第二材料
    の層と前記第一材料を同時にエツチングする工程
    を包含している半導体構造形成方法。 ２ 前記第一材料がポリイミドである、特許請求
    の範囲第１項記載の方法。 ３ 前記エツチング工程のそれぞれが乾式エツチ
    ング法である、特許請求の範囲第１項記載の方
    法。 ４ 前記ブロツクがフオトレジスト材料である、
    特許請求の範囲第１項記載の方法。 ５ 第二材料の前記層がフオトレジスト材料であ
    る、特許請求の範囲第１項記載の方法。
JP61219917A 1985-10-31 1986-09-19 半導体構造形成方法 Granted JPS62106644A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
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US06/793,400 US4654120A (en) 1985-10-31 1985-10-31 Method of making a planar trench semiconductor structure

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Publication Number Publication Date
JPS62106644A JPS62106644A (ja) 1987-05-18
JPH0347740B2 true JPH0347740B2 (ja) 1991-07-22

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JP61219917A Granted JPS62106644A (ja) 1985-10-31 1986-09-19 半導体構造形成方法

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EP (1) EP0224039B1 (ja)
JP (1) JPS62106644A (ja)
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