JPS59158534A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS59158534A
JPS59158534A JP3099683A JP3099683A JPS59158534A JP S59158534 A JPS59158534 A JP S59158534A JP 3099683 A JP3099683 A JP 3099683A JP 3099683 A JP3099683 A JP 3099683A JP S59158534 A JPS59158534 A JP S59158534A
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JP
Japan
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polycrystalline silicon
oxide film
insulating film
groove
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JP3099683A
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「よし」岡　献太郎
Kentaro Yoshioka
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、分離領域をより微細化することが可能とな
り、高密度な半導体装置が得られるようにした半導体装
置の製造方法に関する。
（従来技術） 第１図（ａ）ないし第１図（ｅ）は従来の素子分離方法
の工程説明図である。まず、第１図（ａ）に示すように
、シリコン半導体基板３上に薄い酸化膜３と窒化膜１を
堆積させる。この場合、通常窒化膜１はＣＶＤ法により
、酸化膜２は熱酸化法により形成される。
次いで、第１図（ｂ）に示すように、公知のホトエツチ
ング技術により、窒化膜１、酸化膜２を４のごとく形成
する。
次いで、第１図（ｃ）に示すように、基板を酸化処理す
ることにより、窒化膜ｌ以外に厚いフィールド酸化膜領
域５を形成する。
前記方法は通常選択酸化法と呼ばれ、この方法（（よる
さ、第１図（ｃｔにおいて、９■に示すように、横方向
の酸化が進み、窒化膜が上部に押し上げられた形状とな
る。
この後、窒化膜１、酸化膜２を除去すると、第１図（ｄ
）に示すように能動領域６が得られる３、この（！：キ
厚い７１′−ルド酸化膜領域７が寄生領域となる。
この後、公幻コのンリコンク゛−ＦＭＯＳ型牛導体装置
の製造方法により、第１図（ｅ）に示す半導体装置が得
られる。この第１図（ｅ）において４．１４．．１５゜
１６、Ｉ７は半導体シリコン基板１８と反対の導電型全
音する拡散層、１９．２０はゲートの薄い酸化膜、２１
．２３はり゛−ト金属電椿、２２は配線の電極、９２は
層間絶縁膜、８．９．１０，１１゜］、　２　、１３は
引き出しのための金属を示している。
ここで、ケ゛−ト金属電極は通常多結晶ソリコン膜が用
いられる。
以上が通常の素子分離技術を用いる半導体素子の製造方
法である。
しかし、従来の素子分離方法を用いると、以下に記す欠
点が顕在化してくる。第２図は選択酸化膜としての窒化
膜を除去し能動領域全形成した直後の形状金示す。この
第２図で４５はシリコン半導体基板、４４は寄生領域と
なる厚いフィールド酸化膜、４２．４３は能動領域を示
す。
このような選択酸化法では、酸化が横方向に進行し、４
０に示すごときバーズビークが発生する。
このため、初期の窒化膜パターンより能動領域４１が狭
くなる変換差が問題となる。
これは、狭チャンネル効果となって現われ、従来の方法
では能動領域の微細化が困難であり、高密度なＬ　Ｓ、
Ｉ　’に実現するうえで障害となっていた。
（発明の目的） この発明は、上記従来の欠点を除去するために々された
もので、分離領域をより微細化することかり能となる半
導体装置の製造方法全提供すること全目的とする。
（発明の構成） この発明の半導体装置の製造方法は、半導体基板に溝部
を形成し、この溝部にこの溝部の形状に近い形状の絶縁
膜を形成し、この絶縁膜上に表面がほぼ平坦な形状で全
面に亘って多結晶シリコン酸化膜全堆積するとともに溝
部にのみこの多結晶シリコン膜を残して酸化するように
したものである。
（実施例） 以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第３図（ａ）ないし第３図（
ｈ）はその一実施例の工程説明図である。
１ず、第３図（ａＪに示すように、シリコン基板６２上
（ｆＣエツチングマスク材６１を堆積させる。
次いで、第３図（ｂ）に示すように、エツチングマスク
材６１を所望のノＲターンに形成し、このエツチングマ
スク材６１をマスクとしてシリコン基板６２を公知のエ
ツチング技術によりエツチングし、溝部６３を形成する
。
この後、第３図（Ｃ）に示すごとく、シリコン基板６２
上に熱酸化法例より、薄い酸化膜６４を形成する。さら
に、この酸化膜６４上に、ＣＶＤ法などにより、第３図
（ｄ）に示すように、絶縁膜６５を形成する。
このときの絶縁膜６５の形成法としでは、減圧ＣＶＤ法
で堆積させる方法の他、ＣＶＤ法でリンガラス膜を堆私
した後、リフ口により平滑化するなどの方法が用いられ
る。
この場合、ノリコン基板６２の溝部６３さ同様の形状で
絶縁膜の溝部６６が得られるのは明らかである。
この後、第３図（ｅ）に示すように、減圧ＣＶＤ法を用
いて多結晶シリコン膜もしくは燐を含む多結晶シリコン
膜６８を厚く堆積キせる。通常減圧多結晶シリコン膜は
ステップ力バレーソ（段差被覆状）が極めて良好であり
、溝部６６に厚く堆積され、表面形状かほぼ平滑化され
る。
この後、平坦化技術により、例えばポリイミド樹脂を全
面塗布し、表面を完全平坦化し、ポリイミド樹脂と多結
晶シリコン膜において同等のエツチング速度を有するエ
ツチング法により、等速エツチング金夫行し、第３図（
ｆ）に示すように、絶縁膜６５の表面８５が露出するた
め、エツチング処理を行なうことにより、多結晶シリコ
ン膜６９を絶縁膜６５の製部に残すことが可能である。
上記平坦化技術を用いれば、第３図（ｅ）に示すように
多結晶シリコン膜６８に若干の四部６７があっても、第
３図（ｆ）に示す構造が十分達成できる。
その後、第３図（ｇ）のように熱酸化法により多結晶シ
リコン全酸化することにより、多結晶シリコン膜が化学
的ＶＣ変換された酸化膜７１が得られる。
また、第３図（ｇ）において、７０は酸化されない多結
晶シリコン膜である。
通常熱酸化膜はＣＶＤ絶縁膜より膜質的に優れるため、
酸化膜系のエツチング材により全面エッチすることによ
って第３図（ｈ）に示すような、能動領域８６．８７が
得られるとともに、薄い酸化膜８８、絶縁膜７４、多結
晶シリコン膜７３、酸化膜７２で形成されるを生分離領
域が得られる。
以上説明したように、この発明によると、分離領域とし
ては初期にソリコン基板内に形成した溝部が維持される
ため、変換差が全くないとともに、溝巾はエツチング材
の寸法によって決定されるため、極めて微細化が可能と
なり、高密度なＬＳＩの実現が可能となる。
上記の第１実施例でこの発明の一例を示したが、下記の
方法によってもこの発明の効果全十分達成できるもので
ある。
すなわち、第３図（ｆ）の形状を得た後、第４図（ａ）
Ｋ示ず形状を得る。この方法としては、多結晶シリコン
膜６９をエツチングしない酸化膜系のエッチジグ材によ
り絶縁膜６８を素早くエッチ〉・グ除去する。
このとき、熱酸化膜６４はエツチング速度が遅いため残
る。
次いで、全面酸化処理全実行し、第４図（ｂ）に示すよ
うに、多結晶シリコンの酸化膜１０５、シリコン基板の
酸化膜１．０６　ｉ得る。１０１は酸化されない多結晶
シリコン膜であり、この場合、全部酸化されてもこの発
明の目的とする効果には何ら影響全入はさないことは明
らかである。
一般的に、燐全含む多結晶シリコン膜の酸化速度（ゴ、
ソリコン基板に対しては極めて大きく、酸化膜１０５の
膜厚は酸化膜１０６の膜厚に対して十分大きくとること
が可能である。
その後、シリコン基板上の酸化膜１０６を全面エツチン
グ除去し、シリコン基板面１０７，１０８を露出させ、
シ、４図（ｃ）に示す構造を得る。
（発明の効果） 以上のように、この発明の半導体装置の製造方法によれ
ば、半導体基板に溝部を形成し、この溝部の形状に近い
形で絶縁薄膜を形成し、この絶縁薄膜上に表面がほぼ平
坦な形状で全面に亘って多結晶シリコン膜を堆積させ、
溝部にのみ多結晶シリコン膜を残して酸化させるように
したので、素子分離の微細化が可能となり、横方向の酸
化全考慮する必要がなく、能動領域を極めてＷ細化でき
るとともに、ＭＯ８型半導体装置は勿論バイポーラ型半
導体装置の製造方法にも充分適用できるものである。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｅ）はそれぞれ従来の素子
分離方法全説明するための図、第２図は従来の素子分離
方法によって得られた能動領域の形状を示す断面図、第
３図（ａ）ないし興３図（ｈ）はそれぞれこの発明の半
導体装置の製造方法の一実施例の工程説明図、第４図（
ａ）ないし第４図（ｃ）はそれぞれこの発明の半導体装
置の製造方法の他の実施例を説明するための工程説、明
必である。 ６１・゛マスク拐、６２・・・シリコン基板、６３・・
・・・・溝部、６４，７１．７２・・・酸化膜、６５．
７４・・・絶縁膜、６６・・・絶縁膜の溝部、６７・・
・凹部、６８〜７０．７３・・・多結晶ンリコン膜、８
６．８７・・・能動領域、８８・・・薄い酸化膜。 １４５ 第２図 第３図 第４図 手続補正外 昭オ［１５別ト１０月２５１４ 特許庁長官若杉和夫　殿 １、事件の表示 昭和５８年　特　許　願第　３０９９６　　号２　発明
の名称 半導体装置の製造方法 ３、補正をする者 事件との関係　　　　　特　許　出願人（０２９）沖電
気工業株式会社 ４代理人 ５、補正命令の１１伺　　昭和　　年　　月　　「１（
自発）６　補正の対象 明細書の発明の詳細な説明の欄 （２）同６頁２行「状」を［性」と訂正する。

Claims (1)

    【特許請求の範囲】
  1. 半導体シリコン基板に溝部を形成するとともにこの溝部
    に溝形状に近い形で絶縁膜を形成する工程と、上記絶縁
    膜上に表面がほぼ平坦な形状で全面にＨつで多結晶シリ
    コンＭ’を堆積する工程と、上記溝部にのみ多結晶シリ
    コン膜を残して酸化する工程出よりなる半導体装置の製
    造方法。
JP3099683A 1983-02-28 1983-02-28 半導体装置の製造方法 Pending JPS59158534A (ja)

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JP3099683A JPS59158534A (ja) 1983-02-28 1983-02-28 半導体装置の製造方法
EP19840301289 EP0120614B1 (en) 1983-02-28 1984-02-28 Method of manufacturing a semiconductor device having isolation regions
DE8484301289T DE3465221D1 (en) 1983-02-28 1984-02-28 Method of manufacturing a semiconductor device having isolation regions

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654120A (en) * 1985-10-31 1987-03-31 International Business Machines Corporation Method of making a planar trench semiconductor structure
US4818235A (en) * 1987-02-10 1989-04-04 Industry Technology Research Institute Isolation structures for integrated circuits
US4876217A (en) * 1988-03-24 1989-10-24 Motorola Inc. Method of forming semiconductor structure isolation regions
US5382541A (en) * 1992-08-26 1995-01-17 Harris Corporation Method for forming recessed oxide isolation containing deep and shallow trenches
JP3022714B2 (ja) * 1993-10-29 2000-03-21 日本電気株式会社 半導体装置およびその製造方法
US5393694A (en) * 1994-06-15 1995-02-28 Micron Semiconductor, Inc. Advanced process for recessed poly buffered locos

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5534442A (en) * 1978-08-31 1980-03-11 Fujitsu Ltd Preparation of semiconductor device
US4238278A (en) * 1979-06-14 1980-12-09 International Business Machines Corporation Polycrystalline silicon oxidation method for making shallow and deep isolation trenches
IE52971B1 (en) * 1979-07-23 1988-04-27 Fujitsu Ltd Method of manufacturing a semiconductor device wherein first and second layers are formed
EP0061855B1 (en) * 1981-03-20 1985-08-14 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device

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EP0120614A1 (en) 1984-10-03
EP0120614B1 (en) 1987-08-05
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