JPH07130680A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07130680A JPH07130680A JP5274108A JP27410893A JPH07130680A JP H07130680 A JPH07130680 A JP H07130680A JP 5274108 A JP5274108 A JP 5274108A JP 27410893 A JP27410893 A JP 27410893A JP H07130680 A JPH07130680 A JP H07130680A
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- etched
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Abstract
(57)【要約】
【目的】 レジストパターンより縮小された最終加工形
状を得る。 【構成】 半導体基板１上に堆積された絶縁膜７上にシ
リコン膜８を形成する。その後所定のパターンのレジス
ト膜９を形成し、これをマスクとして炭素（Ｃ）と水素
（Ｈ）と弗素（Ｆ）とを含むガスを用いて、反応生成物
の堆積が多く、絶縁膜７のエッチングレートよりシリコ
ン膜８のエッチングレートが十分遅い反応性イオンエッ
チングを行う。レジスト膜９の孔側壁の反応生成物の堆
積は一定の量で飽和するために、絶縁膜７は一定の寸法
だけレジストパターンから縮小された形でエッチングさ
れる。この後、酸素（Ｏ2）プラズマ処理と硫酸洗浄と
によりレジスト膜９と側壁堆積物１０を除去することに
より、一定の寸法だけレジストパターンから縮小された
最終形状が得られる。
状を得る。 【構成】 半導体基板１上に堆積された絶縁膜７上にシ
リコン膜８を形成する。その後所定のパターンのレジス
ト膜９を形成し、これをマスクとして炭素（Ｃ）と水素
（Ｈ）と弗素（Ｆ）とを含むガスを用いて、反応生成物
の堆積が多く、絶縁膜７のエッチングレートよりシリコ
ン膜８のエッチングレートが十分遅い反応性イオンエッ
チングを行う。レジスト膜９の孔側壁の反応生成物の堆
積は一定の量で飽和するために、絶縁膜７は一定の寸法
だけレジストパターンから縮小された形でエッチングさ
れる。この後、酸素（Ｏ2）プラズマ処理と硫酸洗浄と
によりレジスト膜９と側壁堆積物１０を除去することに
より、一定の寸法だけレジストパターンから縮小された
最終形状が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、微細コンタクトおよび
配線パターン等の形成において、フォトリソグラフィー
工程での最小寸法以下の最終形状を達成する、半導体装
置の製造方法に関するものである。
配線パターン等の形成において、フォトリソグラフィー
工程での最小寸法以下の最終形状を達成する、半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】近年、微細加工技術の分野、特に半導体
加工産業ではレジストパターンの最小寸法が小さくな
り、フォトリソグラフィー技術で可能となる最小加工寸
法がその大きさを決定している。
加工産業ではレジストパターンの最小寸法が小さくな
り、フォトリソグラフィー技術で可能となる最小加工寸
法がその大きさを決定している。
【０００３】従来はフォトリソグラフィー工程で得られ
たレジスト膜をエッチングマスクとして用いていた。し
かし、この場合、フォトリソグラフィー工程での最小寸
法以下の最終形状を得ることができなかった。
たレジスト膜をエッチングマスクとして用いていた。し
かし、この場合、フォトリソグラフィー工程での最小寸
法以下の最終形状を得ることができなかった。
【０００４】以下図面を参照しながら、上記した従来の
微細加工方法の一例について説明する。
微細加工方法の一例について説明する。
【０００５】図８は従来の微細加工方法の工程断面図で
ある。図８において、１は半導体基板である。２は素子
分離酸化膜、４はトランジスタのゲート酸化膜、５はト
ランジスタのゲート電極、６は半導体基板１の表面に沿
って選択的に形成した不純物拡散層、７は絶縁膜、９は
所定のパターンのレジスト膜、１１はコンタクトホー
ル、１６は配線である。
ある。図８において、１は半導体基板である。２は素子
分離酸化膜、４はトランジスタのゲート酸化膜、５はト
ランジスタのゲート電極、６は半導体基板１の表面に沿
って選択的に形成した不純物拡散層、７は絶縁膜、９は
所定のパターンのレジスト膜、１１はコンタクトホー
ル、１６は配線である。
【０００６】図８（Ａ）に示すように、半導体基板１と
してＰ型シリコン基板を用い、所定の領域にＮ型不純物
拡散層６を形成し、基板１の少なくとも不純物拡散層６
を形成した面上に選択酸化法等により素子分離酸化膜２
を形成する。次に、半導体基板１表面の不純物拡散層６
間の領域に熱酸化法でゲート酸化膜４を形成し、さらに
その上にポリシリコン膜を堆積する。それから、ポリシ
リコン膜をフォトリソグラフィー法とドライエッチング
法を用いて選択的に除去し、トランジスタのゲート電極
５を形成する。それから、ボロン（Ｂ）とリン（Ｐ）と
を含む酸化物を堆積して絶縁膜７を形成した後、熱処理
して平坦化する。その後、絶縁膜７上にフォトリソグラ
フィー法により所定のパターンのレジスト膜９を形成す
る。
してＰ型シリコン基板を用い、所定の領域にＮ型不純物
拡散層６を形成し、基板１の少なくとも不純物拡散層６
を形成した面上に選択酸化法等により素子分離酸化膜２
を形成する。次に、半導体基板１表面の不純物拡散層６
間の領域に熱酸化法でゲート酸化膜４を形成し、さらに
その上にポリシリコン膜を堆積する。それから、ポリシ
リコン膜をフォトリソグラフィー法とドライエッチング
法を用いて選択的に除去し、トランジスタのゲート電極
５を形成する。それから、ボロン（Ｂ）とリン（Ｐ）と
を含む酸化物を堆積して絶縁膜７を形成した後、熱処理
して平坦化する。その後、絶縁膜７上にフォトリソグラ
フィー法により所定のパターンのレジスト膜９を形成す
る。
【０００７】次に図８（Ｂ）に示すように、レジスト膜
９をマスクとして、絶縁膜７の、不純物拡散層６上の部
分を反応性イオンエッチング法で選択的に除去して、コ
ンタクトホール１１を形成する。
９をマスクとして、絶縁膜７の、不純物拡散層６上の部
分を反応性イオンエッチング法で選択的に除去して、コ
ンタクトホール１１を形成する。
【０００８】ここで、通常の反応性イオンエッチング法
では、被エッチング物である絶縁膜７のエッチングレー
トを大きくするため、エッチング時にポリマーが堆積し
やすい条件とする。しかし、この場合でも、絶縁膜７の
エッチング断面形状は垂直もしくは順テーパー程度であ
って、レジスト膜９より小さいエッチング形状を得るこ
とができない。
では、被エッチング物である絶縁膜７のエッチングレー
トを大きくするため、エッチング時にポリマーが堆積し
やすい条件とする。しかし、この場合でも、絶縁膜７の
エッチング断面形状は垂直もしくは順テーパー程度であ
って、レジスト膜９より小さいエッチング形状を得るこ
とができない。
【０００９】次に図８（Ｃ）に示すように、タングステ
ン（Ｗ）を１μｍの厚さに堆積して導電膜１２を形成す
る。
ン（Ｗ）を１μｍの厚さに堆積して導電膜１２を形成す
る。
【００１０】次に図８（Ｄ）に示すように、導電膜１２
を全面エッチングして、コンタクトホール１１内に残留
させる。この後、チタン（Ｔｉ）、窒化チタン（Ｔｉ
Ｎ）およびアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−
Ｃｕ）を順次堆積して、積層膜を形成し、フォトリソグ
ラフィー法とドライエッチング法を用いて、所定の部分
を除去して配線１６を形成する。
を全面エッチングして、コンタクトホール１１内に残留
させる。この後、チタン（Ｔｉ）、窒化チタン（Ｔｉ
Ｎ）およびアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−
Ｃｕ）を順次堆積して、積層膜を形成し、フォトリソグ
ラフィー法とドライエッチング法を用いて、所定の部分
を除去して配線１６を形成する。
【００１１】図９は従来の微細加工方法を用いた場合の
マスクレイアウト図である。図９において、１０２は素
子分離領域、１０３はトランジスタのゲート電極、１０
４はコンタクトホールである。１０５はゲート電極１０
３とコンタクトホール１０４の合わせ余裕度（約０.５
μｍ）であり、１０６は素子分離領域とコンタクトホー
ルの合わせ余裕度（約０.４μｍ）である。
マスクレイアウト図である。図９において、１０２は素
子分離領域、１０３はトランジスタのゲート電極、１０
４はコンタクトホールである。１０５はゲート電極１０
３とコンタクトホール１０４の合わせ余裕度（約０.５
μｍ）であり、１０６は素子分離領域とコンタクトホー
ルの合わせ余裕度（約０.４μｍ）である。
【００１２】図９に示すように、従来の微細加工方法で
は、フォトリソグラフィー工程で作製した所定パターン
のレジスト膜とほぼ同じ寸法の最終形状が得られるため
に、フォトリソグラフィー工程の合わせ余裕が必要とな
る。
は、フォトリソグラフィー工程で作製した所定パターン
のレジスト膜とほぼ同じ寸法の最終形状が得られるため
に、フォトリソグラフィー工程の合わせ余裕が必要とな
る。
【００１３】
【発明が解決しようとする課題】しかしながら、上述の
ような構成では、フォトリソグラフィー工程で形成され
たレジストパターンとほぼ同じ寸法の最終形状が得られ
る。このため、フォトリソグラフィー工程の合わせ余裕
を小さくした場合、異なる層の配線との間のショートが
発生するので、合わせ余裕が必要となり、トランジスタ
等の素子の微細化を妨げるという問題点を有していた。
また、上記のような構成では、絶縁膜７の上に導電膜１
２であるタングステン膜を直接に堆積する部分が発生す
るために、工程の途中で導電膜１２が剥がれてしまうと
いう問題点があった。
ような構成では、フォトリソグラフィー工程で形成され
たレジストパターンとほぼ同じ寸法の最終形状が得られ
る。このため、フォトリソグラフィー工程の合わせ余裕
を小さくした場合、異なる層の配線との間のショートが
発生するので、合わせ余裕が必要となり、トランジスタ
等の素子の微細化を妨げるという問題点を有していた。
また、上記のような構成では、絶縁膜７の上に導電膜１
２であるタングステン膜を直接に堆積する部分が発生す
るために、工程の途中で導電膜１２が剥がれてしまうと
いう問題点があった。
【００１４】本発明は上記問題点に鑑み、フォトリソグ
ラフィー工程における合わせ余裕を少なくでき、かつ安
定して製造できる微細加工方法を提供するものである。
ラフィー工程における合わせ余裕を少なくでき、かつ安
定して製造できる微細加工方法を提供するものである。
【００１５】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の微細加工方法は、第一の被エッチング材料
に第二の被エッチング材料を堆積する工程と、レジスト
膜を形成する工程と、前記レジスト膜をマスクとして側
壁堆積が多くかつ第一の被エッチング材料のエッチング
レートより第二の被エッチング物のエッチングレートが
小さい条件においてエッチングし、前記第一の被エッチ
ング材料の開口部の寸法を前記レジストパターン寸法よ
り小さくする工程という構成を備えたものである。
めに本発明の微細加工方法は、第一の被エッチング材料
に第二の被エッチング材料を堆積する工程と、レジスト
膜を形成する工程と、前記レジスト膜をマスクとして側
壁堆積が多くかつ第一の被エッチング材料のエッチング
レートより第二の被エッチング物のエッチングレートが
小さい条件においてエッチングし、前記第一の被エッチ
ング材料の開口部の寸法を前記レジストパターン寸法よ
り小さくする工程という構成を備えたものである。
【００１６】
【作用】上述の構成によって、側壁堆積が多くかつ第一
の被エッチング材料のエッチングレートより第二の被エ
ッチング物のエッチングレートが小さい条件においてエ
ッチングすることにより、一定量の寸法シフトを得られ
るようになる。このため、レジストパターンより小さい
寸法のパターンを形成することができ、フォトリソグラ
フィー工程の合わせ余裕を小さくすることができること
となる。また、絶縁膜上のシリコン膜上に導電膜を堆積
することにより、膜同士の密着性が向上し、工程途中で
の膜剥がれ等が発生しないこととなる。
の被エッチング材料のエッチングレートより第二の被エ
ッチング物のエッチングレートが小さい条件においてエ
ッチングすることにより、一定量の寸法シフトを得られ
るようになる。このため、レジストパターンより小さい
寸法のパターンを形成することができ、フォトリソグラ
フィー工程の合わせ余裕を小さくすることができること
となる。また、絶縁膜上のシリコン膜上に導電膜を堆積
することにより、膜同士の密着性が向上し、工程途中で
の膜剥がれ等が発生しないこととなる。
【００１７】
【実施例】以下本発明の一実施例の微細加工方法につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１８】図１〜図６は本実施例の工程順断面図であ
る。図において、１は半導体基板、２は素子分離膜、４
はトランジスタのゲート酸化膜、５はトランジスタのゲ
ート電極、６は半導体基板１の表面に沿って形成され
た、反対導電型の不純物拡散層、７は絶縁膜、８はシリ
コン膜、９はレジスト膜、１０は側壁堆積物、１１はコ
ンタクトホール、１２は導電性膜、１３は埋め込まれた
導電性膜、１４は配線材料、１５は配線形成用レジスト
膜、１６は配線である。
る。図において、１は半導体基板、２は素子分離膜、４
はトランジスタのゲート酸化膜、５はトランジスタのゲ
ート電極、６は半導体基板１の表面に沿って形成され
た、反対導電型の不純物拡散層、７は絶縁膜、８はシリ
コン膜、９はレジスト膜、１０は側壁堆積物、１１はコ
ンタクトホール、１２は導電性膜、１３は埋め込まれた
導電性膜、１４は配線材料、１５は配線形成用レジスト
膜、１６は配線である。
【００１９】図７は本発明の一実施例の微細加工方法を
用いた場合のマスクレイアウトの一例を示す図である。
図において、１０２は素子分離領域、１０３はトランジ
スタのゲート電極、１０４はコンタクトホールである。
１０５はゲート電極１０３とコンタクトホール１０４の
合わせ余裕度、１０６は素子分離領域とコンタクトホー
ルの合わせ余裕度である。
用いた場合のマスクレイアウトの一例を示す図である。
図において、１０２は素子分離領域、１０３はトランジ
スタのゲート電極、１０４はコンタクトホールである。
１０５はゲート電極１０３とコンタクトホール１０４の
合わせ余裕度、１０６は素子分離領域とコンタクトホー
ルの合わせ余裕度である。
【００２０】図１に示すように、半導体基板１として不
純物拡散層６を備えたＰ型シリコン基板を用い、不純物
拡散層６間の領域を除く他の領域上に選択酸化法等で膜
厚４００ｎｍの素子分離酸化膜２を形成し、また不純物
拡散層６間の領域上に熱酸化法で膜厚１０ｎｍのゲート
酸化膜４を形成する。さらに、その上にポリシリコンを
減圧ＣＶＤ法により４００ｎｍの厚さに堆積してから、
フォトリソグラフィー法とドライエッチング法で選択的
に除去して、ゲート酸化膜４上にトランジスタのゲート
電極５を形成する。それから、ボロンとリンとを含むシ
リコン酸化物を常圧ＣＶＤ法により９００ｎｍの厚さに
堆積して絶縁膜７を形成した後、８５０℃程度の温度で
熱処理してその表面を平坦化する。この絶縁膜７上にた
とえば減圧ＣＶＤ法によりポリシリコンを２５０ｎｍの
厚さに堆積して、シリコン膜８を形成する。その後、フ
ォトリソグラフィー法により所定のパターンのレジスト
膜９を形成する。
純物拡散層６を備えたＰ型シリコン基板を用い、不純物
拡散層６間の領域を除く他の領域上に選択酸化法等で膜
厚４００ｎｍの素子分離酸化膜２を形成し、また不純物
拡散層６間の領域上に熱酸化法で膜厚１０ｎｍのゲート
酸化膜４を形成する。さらに、その上にポリシリコンを
減圧ＣＶＤ法により４００ｎｍの厚さに堆積してから、
フォトリソグラフィー法とドライエッチング法で選択的
に除去して、ゲート酸化膜４上にトランジスタのゲート
電極５を形成する。それから、ボロンとリンとを含むシ
リコン酸化物を常圧ＣＶＤ法により９００ｎｍの厚さに
堆積して絶縁膜７を形成した後、８５０℃程度の温度で
熱処理してその表面を平坦化する。この絶縁膜７上にた
とえば減圧ＣＶＤ法によりポリシリコンを２５０ｎｍの
厚さに堆積して、シリコン膜８を形成する。その後、フ
ォトリソグラフィー法により所定のパターンのレジスト
膜９を形成する。
【００２１】次に図２に示すように、このレジスト膜９
をマスクとして、少なくとも炭素（Ｃ）と水素（Ｈ）と
弗素（Ｆ）とを含むガスを用いて、シリコン膜８と絶縁
膜７とを、絶縁膜７に対するエッチングレートが大きく
かつシリコン膜に対するエッチングレートが小さい条件
で反応性イオンエッチング法により、エッチングする。
エッチング装置としては、平行平板型反応性イオンエッ
チング装置を使用し、エッチング条件は以下のとおりと
した。
をマスクとして、少なくとも炭素（Ｃ）と水素（Ｈ）と
弗素（Ｆ）とを含むガスを用いて、シリコン膜８と絶縁
膜７とを、絶縁膜７に対するエッチングレートが大きく
かつシリコン膜に対するエッチングレートが小さい条件
で反応性イオンエッチング法により、エッチングする。
エッチング装置としては、平行平板型反応性イオンエッ
チング装置を使用し、エッチング条件は以下のとおりと
した。
【００２２】 ＣＨＦ3ガス ： １０ｓｃｃｍ ＣＦ4ガス ： １０ｓｃｃｍ Ａｒガス ： ２５０ｓｃｃｍ エッチング圧力 ： １０Ｐａ 印加高周波電力 ： ８００Ｗ ステージ温度 ： −１０℃ この条件は、通常、酸化膜をエッチングする際に用いら
れるものであり、特別な装置等を必要としない。また、
エッチングガスに炭素と水素と弗素とを含ませることに
より、炭素と水素を主成分とする反応生成物による堆積
物が得られ、かつ絶縁膜を垂直にエッチングする条件を
得ることが容易になる。
れるものであり、特別な装置等を必要としない。また、
エッチングガスに炭素と水素と弗素とを含ませることに
より、炭素と水素を主成分とする反応生成物による堆積
物が得られ、かつ絶縁膜を垂直にエッチングする条件を
得ることが容易になる。
【００２３】このような条件下でエッチングを行うと、
当初は、エッチングの反応生成物である炭素と水素とを
主成分とするポリマーが、側壁堆積物１０として、レジ
スト膜９と被エッチング物のエッチング部分側壁に堆積
しながら、エッチングが進行する。したがって、エッチ
ング断面形状に角度がつく。本実施例では、エッチング
当初、シリコン膜８を構成する、エッチングレートの遅
いポリシリコンをエッチングするために、ポリシリコン
のエッチング断面が大きな角度を持つ。しかし、側壁堆
積物１０は一定の量、たとえばレジスト側壁から２５０
ｎｍ程度の厚さに堆積すると、その後の成長が止まる。
そのため、側壁堆積物１０の成長が止まった後は、シリ
コン膜８と絶縁膜７とがほぼ垂直方向すなわちその厚さ
方向へエッチングされる。この現象により、絶縁膜７に
は、レジスト膜９の開口寸法から片側２５０ｎｍ縮小さ
れたコンタクトホール１１が形成される。
当初は、エッチングの反応生成物である炭素と水素とを
主成分とするポリマーが、側壁堆積物１０として、レジ
スト膜９と被エッチング物のエッチング部分側壁に堆積
しながら、エッチングが進行する。したがって、エッチ
ング断面形状に角度がつく。本実施例では、エッチング
当初、シリコン膜８を構成する、エッチングレートの遅
いポリシリコンをエッチングするために、ポリシリコン
のエッチング断面が大きな角度を持つ。しかし、側壁堆
積物１０は一定の量、たとえばレジスト側壁から２５０
ｎｍ程度の厚さに堆積すると、その後の成長が止まる。
そのため、側壁堆積物１０の成長が止まった後は、シリ
コン膜８と絶縁膜７とがほぼ垂直方向すなわちその厚さ
方向へエッチングされる。この現象により、絶縁膜７に
は、レジスト膜９の開口寸法から片側２５０ｎｍ縮小さ
れたコンタクトホール１１が形成される。
【００２４】ここで、本実施例では、シリコン膜８の厚
さを２５０ｎｍとすることにより、側壁堆積物１０の成
長が終了してからもポリシリコンをエッチングするよう
にし、片側２５０ｎｍのパターン縮小を得たが、シリコ
ン膜の膜厚を薄めに調整することによりパターン縮小の
寸法を変化させることもできる。
さを２５０ｎｍとすることにより、側壁堆積物１０の成
長が終了してからもポリシリコンをエッチングするよう
にし、片側２５０ｎｍのパターン縮小を得たが、シリコ
ン膜の膜厚を薄めに調整することによりパターン縮小の
寸法を変化させることもできる。
【００２５】この後、図３に示すように、レジスト膜９
と側壁堆積物１０とを酸素（Ｏ2）プラズマおよび硫酸
洗浄により除去してから、たとえば減圧ＣＶＤ法により
タングステン（Ｗ）を１μｍの厚さに堆積させて導電性
膜１２を形成する。この場合、タングステンを堆積する
際の表面は、コンタクトホール１１の側壁を除いて、す
べてシリコン膜８で覆われている。
と側壁堆積物１０とを酸素（Ｏ2）プラズマおよび硫酸
洗浄により除去してから、たとえば減圧ＣＶＤ法により
タングステン（Ｗ）を１μｍの厚さに堆積させて導電性
膜１２を形成する。この場合、タングステンを堆積する
際の表面は、コンタクトホール１１の側壁を除いて、す
べてシリコン膜８で覆われている。
【００２６】一般に絶縁膜、特に酸化膜上にタングステ
ン等を堆積する場合には、酸化膜とタングステンとの密
着性が弱いために、タングステンの堆積後に大気解放等
を行うと、タングステン膜が剥がれてしまう。これに対
して、シリコン膜上に堆積した場合には、タングステン
膜の密着性が大きいために剥がれは発生しない。したが
って、本実施例ではタングステン等の導電性膜１２が剥
がれてしまうようなことはない。
ン等を堆積する場合には、酸化膜とタングステンとの密
着性が弱いために、タングステンの堆積後に大気解放等
を行うと、タングステン膜が剥がれてしまう。これに対
して、シリコン膜上に堆積した場合には、タングステン
膜の密着性が大きいために剥がれは発生しない。したが
って、本実施例ではタングステン等の導電性膜１２が剥
がれてしまうようなことはない。
【００２７】図４に示すように、この後、既知の方法に
より導電性膜１２を全面エッチングし、埋め込まれた導
電性膜１３を形成する。図４ではシリコン膜のエッチン
グを途中で終了した所を示している。図５は、エッチン
グを終了し、コンタクトホール１１内のみに埋め込まれ
た導電性膜１３を形成した状態を示す。
より導電性膜１２を全面エッチングし、埋め込まれた導
電性膜１３を形成する。図４ではシリコン膜のエッチン
グを途中で終了した所を示している。図５は、エッチン
グを終了し、コンタクトホール１１内のみに埋め込まれ
た導電性膜１３を形成した状態を示す。
【００２８】図６では、この後既知の方法を用いてアル
ミニウム（Ａｌ）膜を形成し、エッチングを行って所定
の配線１６を形成する。
ミニウム（Ａｌ）膜を形成し、エッチングを行って所定
の配線１６を形成する。
【００２９】以上のように本実施例によれば、絶縁膜７
上にシリコン膜８を形成し、炭素と水素と弗素とを含む
ガス系において、絶縁膜に対するエッチングレートとシ
リコン膜のエッチングレートの差の大きい条件において
エッチングすることにより、レジストパターンより小さ
い最終加工形状を得ることができる。
上にシリコン膜８を形成し、炭素と水素と弗素とを含む
ガス系において、絶縁膜に対するエッチングレートとシ
リコン膜のエッチングレートの差の大きい条件において
エッチングすることにより、レジストパターンより小さ
い最終加工形状を得ることができる。
【００３０】図７を用いて本発明の有効性を説明する。
以上述べてきたように本発明をコンタクトホールパター
ンに適用した場合には、最終コンタクトホールパターン
はレジストパターンから片側２５０ｎｍ縮小される。し
たがって、図２に一例を示すようにトランジスタのゲー
ト電極とコンタクトホールの間のショートに対する余裕
度を従来例と同じにとると、マスクにおけるゲート電極
とコンタクトホールの合わせ余裕度１０５は０.５μｍ
から０.２５μｍに、素子分離領域とコンタクトホール
の合わせ余裕度１０６は０.４μｍから０.１５μｍにそ
れぞれ縮小することができる。これによりたとえばゲー
ト長０.５μｍ、ゲート幅１.６μｍの単一トランジスタ
の占有面積はコンタクトホールサイズを０.８μｍ角と
した場合は約５５％に縮小することができる。このこと
は、膨大な数のコンタクトホールを必要とするＤＲＡＭ
その他のＬＳＩの面積を縮小することに大きく寄与す
る。
以上述べてきたように本発明をコンタクトホールパター
ンに適用した場合には、最終コンタクトホールパターン
はレジストパターンから片側２５０ｎｍ縮小される。し
たがって、図２に一例を示すようにトランジスタのゲー
ト電極とコンタクトホールの間のショートに対する余裕
度を従来例と同じにとると、マスクにおけるゲート電極
とコンタクトホールの合わせ余裕度１０５は０.５μｍ
から０.２５μｍに、素子分離領域とコンタクトホール
の合わせ余裕度１０６は０.４μｍから０.１５μｍにそ
れぞれ縮小することができる。これによりたとえばゲー
ト長０.５μｍ、ゲート幅１.６μｍの単一トランジスタ
の占有面積はコンタクトホールサイズを０.８μｍ角と
した場合は約５５％に縮小することができる。このこと
は、膨大な数のコンタクトホールを必要とするＤＲＡＭ
その他のＬＳＩの面積を縮小することに大きく寄与す
る。
【００３１】なお、実施例において、第一の被エッチン
グ材料として絶縁膜１はボロンとリンを含む酸化膜、レ
ジスト膜９はコンタクトホールパターンとしたが、他の
絶縁膜でもよい。また、レジスト膜に配線パターンを形
成し、第一の被エッチング材料としてアルミニウム合
金、タングステン等の配線材料を用いてエッチングする
場合、さらにはレジストパターンとして配線の反転パタ
ーンを用い、絶縁膜をエッチングすることにより、埋め
込み配線パターンを形成する場合や、同様にして素子分
離パターンを形成する場合など、レジストパターンを縮
小した最終形状を得ることを目的とした微細加工にも同
様に本発明を適用できることは当然である。
グ材料として絶縁膜１はボロンとリンを含む酸化膜、レ
ジスト膜９はコンタクトホールパターンとしたが、他の
絶縁膜でもよい。また、レジスト膜に配線パターンを形
成し、第一の被エッチング材料としてアルミニウム合
金、タングステン等の配線材料を用いてエッチングする
場合、さらにはレジストパターンとして配線の反転パタ
ーンを用い、絶縁膜をエッチングすることにより、埋め
込み配線パターンを形成する場合や、同様にして素子分
離パターンを形成する場合など、レジストパターンを縮
小した最終形状を得ることを目的とした微細加工にも同
様に本発明を適用できることは当然である。
【００３２】また、実施例では第一の被エッチング物と
してＢとＰを含む酸化膜、第二の被エッチング材料とし
てポリシリコンを用い、エッチングのガス系として炭素
と水素と弗素を含むガス系を用いたが、他の被エッチン
グ材料と他のガス系を用いても可能である。
してＢとＰを含む酸化膜、第二の被エッチング材料とし
てポリシリコンを用い、エッチングのガス系として炭素
と水素と弗素を含むガス系を用いたが、他の被エッチン
グ材料と他のガス系を用いても可能である。
【００３３】さらに本実施例では導電性膜１２としてタ
ングステン膜をもちいたが、ポリシリコン等他の導電性
膜でも良いことは明らかである。
ングステン膜をもちいたが、ポリシリコン等他の導電性
膜でも良いことは明らかである。
【００３４】また、本実施例では第二の被エッチング材
料であるポリシリコン上に直接レジストパターンを形成
したが、この間に第三の被エッチング材料を形成しても
同様の効果が得られる。
料であるポリシリコン上に直接レジストパターンを形成
したが、この間に第三の被エッチング材料を形成しても
同様の効果が得られる。
【００３５】
【発明の効果】本発明は、第一の被エッチング材料上に
第二の被エッチング材料を設け、側壁堆積が多くかつ第
一の被エッチング材料のエッチングレートより第二の被
エッチング物のエッチングレートが小さい条件において
エッチングすることにより、第一の被エッチング材料の
開口部の寸法をレジストパターン寸法より小さくするこ
とができる。
第二の被エッチング材料を設け、側壁堆積が多くかつ第
一の被エッチング材料のエッチングレートより第二の被
エッチング物のエッチングレートが小さい条件において
エッチングすることにより、第一の被エッチング材料の
開口部の寸法をレジストパターン寸法より小さくするこ
とができる。
【図１】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図２】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図３】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図４】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図５】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図６】本発明の半導体装置の製造方法における一実施
例の工程断面図
例の工程断面図
【図７】本発明の半導体装置の製造方法における一実施
例の効果を説明するためのマスクレイアウト図
例の効果を説明するためのマスクレイアウト図
【図８】従来の微細加工方法における工程断面図
【図９】従来の微細加工方法におけるマスクレイアウト
図
図
１ 半導体基板 ２ 素子分離膜 ４ ゲート酸化膜 ５ ゲート電極 ６ 不純物拡散層 ７ 絶縁膜 ８ シリコン膜 ９ レジスト膜 １０ 側壁堆積物 １１ コンタクトホール １２ 導電性膜 １３ 埋め込まれた導電性膜 １４ 配線材料 １５ 配線形成用レジスト膜 １６ 配線 １０２ 素子分離領域 １０３ トランジスタのゲート電極 １０４ コンタクトホール １０５ ゲート電極１０３とコンタクトホール１０４の
合わせ余裕度 １０６ 素子分離領域とコンタクトホールの合わせ余裕
度
合わせ余裕度 １０６ 素子分離領域とコンタクトホールの合わせ余裕
度
Claims (2)
- 【請求項１】 第一の被エッチング材料に第二の被エッ
チング材料を堆積する工程と、前記第二の被エッチング
材料上に所定のパターンのレジスト膜を形成する工程
と、前記レジスト膜をマスクとして側壁堆積が多くかつ
第一の被エッチング材料のエッチングレートより第二の
被エッチング材料のエッチングレートが小さいエッチン
グ条件でエッチングする工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記第一の被エッチング材料にシリコン
酸化物を、前記第二の被エッチング材料にシリコン膜
を、また、前記エッチングのためのガスに少なくとも炭
素、水素および弗素を含んだエッチングガスを用いるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27410893A JP3191896B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27410893A JP3191896B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130680A true JPH07130680A (ja) | 1995-05-19 |
| JP3191896B2 JP3191896B2 (ja) | 2001-07-23 |
Family
ID=17537121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27410893A Expired - Fee Related JP3191896B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3191896B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010060984A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 장치의 콘택홀 형성방법 |
| KR100318462B1 (ko) * | 1997-10-16 | 2002-07-06 | 박종섭 | 반도체소자의미세패턴간극형성방법 |
| JP2006032908A (ja) * | 2004-06-16 | 2006-02-02 | Tokyo Electron Ltd | 半導体装置の製造方法 |
| KR100632575B1 (ko) * | 2000-06-22 | 2006-10-09 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| CN100426453C (zh) * | 2005-03-09 | 2008-10-15 | 东京毅力科创株式会社 | 微细图案形成方法 |
| JP2009111330A (ja) * | 2007-10-11 | 2009-05-21 | Tokyo Electron Ltd | 基板処理方法 |
| KR20210057061A (ko) * | 2019-11-08 | 2021-05-20 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
-
1993
- 1993-11-02 JP JP27410893A patent/JP3191896B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100318462B1 (ko) * | 1997-10-16 | 2002-07-06 | 박종섭 | 반도체소자의미세패턴간극형성방법 |
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| JP4722550B2 (ja) * | 2004-06-16 | 2011-07-13 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| CN100426453C (zh) * | 2005-03-09 | 2008-10-15 | 东京毅力科创株式会社 | 微细图案形成方法 |
| JP2009111330A (ja) * | 2007-10-11 | 2009-05-21 | Tokyo Electron Ltd | 基板処理方法 |
| US8241511B2 (en) | 2007-10-11 | 2012-08-14 | Tokyo Electron Limited | Substrate processing method |
| US8530354B2 (en) | 2007-10-11 | 2013-09-10 | Tokyo Electron Limited | Substrate processing method |
| KR20210057061A (ko) * | 2019-11-08 | 2021-05-20 | 도쿄엘렉트론가부시키가이샤 | 에칭 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3191896B2 (ja) | 2001-07-23 |
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