JPH03204928A - コンタクトホール形成方形 - Google Patents

コンタクトホール形成方形

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JPH03204928A
JPH03204928A JP2289157A JP28915790A JPH03204928A JP H03204928 A JPH03204928 A JP H03204928A JP 2289157 A JP2289157 A JP 2289157A JP 28915790 A JP28915790 A JP 28915790A JP H03204928 A JPH03204928 A JP H03204928A
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contact hole
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metal layer
gas
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明、（ヨ　　コンタクトホール形成方法に関し特へ
　金属層と該金属層を覆う絶縁層を備えた半導体装置の
製造工程中へ　該金属層に達するコンタクトホールを該
絶縁層に形成するコンタクトホール形成方法に関すム 従来の技術 半導体集積回路装置（よ　半導体基板上に形成されたト
ランジスタ等の回路素子を電気的に接続するための金属
層からなる配線を有していも半導体基板上に集積される
回路素子の数が増加するに伴吹　回路素子の寸法　及び
回路素子間の距離（よ　益々縮小してきていも　このよ
う類　高密度に形成された回路素子を接続するために　
多層配線構造を有する半導体装置が開発されていも第４
図ζ表　２層配線構造を有する半導体装置の断面の一部
を示していも 本手導体装置Ｇ上　　シリコン基板３０と、シリコン基
板３０の表面の所定領域に形成された素子分離酸化膜３
１と、シリコン基板３０の素子分離酸化膜３１が形成さ
れていない領域（素子領域）に形成されたＭＯ３ＦＥＴ
３６　ａ及び３６ｂと、ＭＯ３ＦＥＴ３６　ａ及び３６
ｂを覆う第１の絶縁層３２と、複数の１ｉＯ８ＦＥＴ３
６　ａ及び３６ｂを互いに電気的に接続するための第１
層目金属層３３と、第１層目金属層３３を覆う第２の絶
縁層３４と、第２の絶縁層３４上に形成された第２層目
金属層３４を有していも ＭＯ３ＦＥＴ３６　ａ及び３６ｂ（！　　シリコン基板
３０の素子領域の所定部分に形成された不純物拡散層（
ソース／ドレインとして機能する）３８と、素子領域上
に形成されたゲート酸化膜３９と、ゲート酸化膜３９上
に形成されたゲート電極４１とを有している。
第１及び第２の絶縁層３２及び３４（ヨ　　層間絶縁膜
とも呼ば％　　ＭＯ８ＦＥＴ３６　ａ及び３６ｂのゲー
ト電極４１、第１層目金属層３３及び第２層目金属層３
５等を互いに電気的に分離すも 第１層目金属層３３と第２層目金属層３５とは　第１層
目金属層３３を覆う第２絶縁層３４０所定部分に形成さ
れたコンタクトホール４０を介して、　コンタクトして
いも 第２絶縁層３４にコンタクトホール４０を形成する従来
技術の方法１よ　以下の通りであもまず、第２絶縁層３
４力丈　第１層目金属層３３を覆うようにして、シリコ
ン基板３０上に堆積されも堆積方法としてｉ；ｔ、ＣＶ
Ｄ法が用いられも　エツチングマスクとして機能するフ
ォトレジスト（不図示）が第２絶縁層３４上に堆積され
　その徽　絶縁層３４に於てコンタクトホール４０が形
成されるべき領域（コンタクトホール領域）上のフォト
レジスト力丈　通常のフォトリングラフィ法により除去
されも　この後、エツチングガスを用いて、第２絶縁層
３４のコンタクトホール領域がエツチングされも　この
とき、第２絶縁層３４のうちフォトレジストに覆われて
いる部分ζ友　フォトレジストの存在により、エツチン
グガスとの接触が起こらないので、エツチングされな（
〜 エツチング工程について、さらに詳しく説明すも　エツ
チング工程に用いられるエツチングガスは　エツチング
されるべき絶縁層３４の材料に応じて、選択され４　例
えは　絶縁層３４が二酸化珪素からなる場合、エツチン
グガスとしてＵ　　ＣＨＦ＊、Ｃ２Ｆ・、０２及びＨｅ
等を含有する混合ガスが選択されも エツチングｉ；ｔ、ＲＩＥ装置等のエツチング装置内で
行われも　異方性の高いエツチングを行う場合、エツチ
ング装置内に導入されたエツチングガス（よ　エツチン
グ装置内の電極間での放電によりイオン化され　プラズ
マ状態となム 第５図（よ　エツチングにより、第２絶縁層３４にコン
タクトホール４０が形成される様子を模式的に示してい
も 少なくとも一部がイオン化されたプラズマ状態のエツチ
ングガスか叙　シリコン基板３ｏに向がってイオンが加
速され　シリコン基板３ｏ上のフォトレジスト３７及び
第２絶縁層３４にイオンが入射すもこのイオンの加速（
表　プラズマ中に於いてシリコン基板３０の表面近傍の
部分に形成されるシース電場により生じも 第２絶縁層３４のコンタクトホール領域Ｃヨ　　これら
のイオンのアシストにより、効率的にエツチングされも
　エツチングの進行に伴ｔ＼　コンタクトホール４０及
びフォトレジスト３７の側壁部に沫　炭素を含むポリマ
ー状の膜が堆積されも　この膜（堆積物３８）の存在に
より、コンタクトホール４０の側壁部の第２絶縁層３４
のエツチングは阻止されもこうして、第２絶縁層３４の
エツチング法　シリコン基板３０の主面に対して垂直方
向に進行し　アスペクト比の高いコンタクトホール４０
の形成が可能となム　第２絶縁層３４がＴＥＯ３層であ
る場合、ＴＥＯ３層が炭素を多く含有するた八　厚い堆
積物３８が形成されも 発明が解決しようとする課題 しかしなが収　上述のコンタクトホール形成方法は　エ
ツチングの進行により第１層目金属層３３の表面がコン
タクトホール４０を介して露出した微第１層目金属層３
３の表面がプラズマ中のイオンによりスッパタされてし
まうという問題を有していも　この第１層目金属層３３
の表面からスパッタされた金属又は金属化合物は　コン
タクトホール４０の近傍のフォトレジスト３７又はコン
タクトホール４０の側壁部に形成された堆積物３８り　
　打ち込まれも　金属又は金属化合物が打ち込まれたフ
ォトレジスト３７又は堆積物３８の表面１亀　硬化すム
　表面が硬化したフォトレジスト３７又は堆積物３８（
ヨ　　除去することが困難であも　従って、コンタクト
ホール形成工程の後へ　フォトレジスト３７を０２プラ
ズマを用いて除去する工程東　シリコン基板３０の洗浄
工程等を経た後Ｌ　硬化したフォトレジスト３７又は堆
積物３８４友　　コンタクトホール４０の近傍に残され
たままとなム 第３図は　コンタクトホール４０の近傍に残された堆積
物３８を示していも　この図１よ　走査型電子顕微鏡写
真に基づいて描かれた斜視図であム第３図のコンタクト
ホール４０ｇ：Ｌ　　Ａｌからなる第１層目配線層３３
を覆うＴＥＯ５層からなる第２絶縁層３４に形成された
コンタクトホールである。ＴＥＯ８層からなる第２絶縁
層３４のエツチングＧヨＣＨＦ参、０２及びＨｅの混合
されたエツチングガスを用いドライエツチング法により
行われｔ：、　　Ｃ）ＩＦｇ、　　Ｏｓ及びＨｅの流量
比１よ　それぞｔｚ　　９０ｓｃｃａ　　１０１０５ｅ
及び１００ｓｅｃｍであム エツチング装置ζよ　通常のＲＩＥ　（リアクティブイ
オンエツチング）装置が用いられた　エツチング（表　
エツチングの対象である第２絶縁層３４の厚さの１．５
倍の厚さの絶縁層をエツチングできるだけの時間をもっ
て行われた　このようなエッチングハ５０％オーバエツ
チングと称される。
第３図に示されるように　コンタクトホール４０の内部
及び周辺部に１よ　硬化した堆積物３８が残存していも
　このような堆積物３８番表　　コンタクトホール４０
を介して行われるべき第２層目配線層３５と第１層目配
線層３３の接続状態を劣化させも　これ（上　第２層目
配線層３５の断線又は第２層目配線層３５同士の短絡な
どによるコンタクト不良を招き、ひいては半導体装置の
製造歩留りを低下させ、半導体装置の信頼性を劣化させ
も 本発明の目的（表　コンタクトホール形成のためのエツ
チング工程により形成された堆積物力丈　その工程跣　
容易に除去されるコンタクトホール形成方法を提供する
ことにあム 本発明の他の目的ζ友　配線の断線及び短絡が生じにく
く、信頼性に優れたコンタクトが実現されるコンタクト
ホールを形成できるコンタクトホール形成方法を提供す
ることにあも 課題を解決するための手段 本発明（友　半導体基ｉｔ半導体基板上に形成された金
属層　及び該金属層を覆う絶縁層を備えた半導体装置の
製造工程中く　咳金属層に達するコンタクトホールを咳
絶縁層に形成するコンタクトホール形成方法であって、
窒素原子を含むガスが添加されたエツチングガスを用い
て該絶縁層の所定部分をエツチングすることにより咳コ
ンタクトホールを形成するコンタクトホール形成方法で
あム また　前記窒素原子を含むガスの量１表　前記エツチン
グガスのへ　希釈ガスを除いた部分の量の約４．５％以
上であってもよ（〜 また　前記エツチングガスの少なくとも一部をイオン化
し　イオン化された該エツチングガスを用いて前記絶縁
層の前記所定部分をエツチングしてもよｌｌ〜 また　前記絶縁層をエツチングするとき、少なくとも前
記金属層の表面が露出した後に於て（友前記イオン化さ
れたエツチングガスのイオンエネルギを、約２５０ｅＶ
以下としてもよ（〜また　高圧ナローギャップ方式のＲ
ＩＥ装置プラズマエツチング装ｗｈ　ＥＣＲエツチング
装置からなる群から選ばれた装置内弘　前記エツチング
ガスのイオン化　及び前記絶縁層のエツチングを行って
もよ（℃ また　前記絶縁層をエツチングするとき、前記金属層が
露出するまでは窒素原子を含むガスが添加されていない
エツチングガスを用いて該絶縁層を用し＼　該金属層の
表面が露出した後に於いて（友前記窒素原子を含むガス
を含有するエツチングガスを用いてもよ（〜 作用 本発明は上述の構成により、コンタクトホール底部の金
属表面を窒化しながらイオンでたたくことになム　窒化
された金属表面は窒化しない場合に比べてイオンに対す
るスパッタ率が減少し　レジスト側壁及び層間絶縁層の
側壁に形成された堆積物はほとんど硬化されなｔ〜　そ
のたべ　これらの堆積物は０２プラズマや洗浄工程によ
り容易に除去され　コンタクトホール部の金属配線の信
頼性を大幅に向上させることができも　また　イオンエ
ネルギを低下させると金属のスパッタ率を低減させるこ
とが可能であり、堆積物の硬化を防ぐことに役立つ。
実施例 第１図を参照して、本実施例のコンタクトホール形成方
法を説明すも ま哄　シリコン基板１上に第１絶縁層２が形成された眞
　第１絶縁層２上に金属層３が形成され九　この後、金
属層３を覆うように第２絶縁層４が第１絶縁層２上に形
成され九　本実施例では金属層３の材料ζよ　２％のＳ
ｉを含有するＡ１合金であも　金属層３の材料としては
　この他！、：、　　Ａｔを主成分とする他の合血　純
Ａ１、及び高融点金属等が用いられ得も　金属層３（よ
　スッパタによりＡ１合金がウェハ上−面に堆積された
徽　リソグラフィ技術により所望の配線形状にバターニ
ングされることにより、形成され九　絶縁層４の材料（
よＴＥ０８層であム　絶縁層４１戴　ＴＥ０１を堆積ガ
スとして用いたＣＶＤ法により形成された以下の説明に
於いて、シリコン基板１と、　シリコン基板１上に形成
された金属層３及び絶縁層２及び４等の全ての物を総称
して、ウェハと称することとすム 次く　コンタクトホール形成のためのエツチングに対し
てマスクとして機能するフォトレジスト７カ（絶縁層４
上に形成された　フォトレジスト７１飄　　露光及び現
像により、所定のパターンにパターニングされ　絶縁層
２のコンタクトホール領域を定める開口部を有するエツ
チングマスクが形成された ウェハがＲＩＥ装置内に導入された後、装置のエツチン
グ室内にエツチングガスが導入され九エツチングガスと
してｉＬ　　ＣＨｈ、０２及びＨｅを含有する混合ガス
にＮ２が添加されたエツチングガスが用いられ九ＣＨＦ
Ｉ、　０２及びＨｅの流量ｊＬ　　各々、９０ｓｅｃｍ
、　　１０１０５ｅ及び１０１００５ｅであム　本実施
例でζ友Ｎ２の流量Ｇ！　　５ｓｅｃｍであ４　　Ｈｅ
は希釈ガスであムＲＩＥ装置内の電極間にＲＦ電圧を印
加することにより、装置内のエツチングガスは放電し　
エツチングガスの一部がイオン化されｆ、ＲＦパワーζ
；ｔ、　　３００Ｗとした　放電により一部がイオン化
されたエツチングガス（よ　プラズマ状態となっ九プラ
ズマ状態のエツチングガスｉ′！Ｓ　ＲＩＥ装置内に導
入されたウェハと接触し　ウェハ上の絶縁層４の内フォ
トレジスト７に覆われていない部分を、高い異方性をも
ってエツチングした エツチング（友５０％オーバエツチングの条件で行われ
た　このたべ　コンタクトホールの底部に於て金属層３
の表面が露出した後Ｌ　しばらくの阻　ウェハとプラズ
マ状態のエツチングガスとの接触が維持された　より具
体的には　この皿　コンタクトホールを介して、金属層
３とプラズマとの相互作用が行われ九　本実施例で用い
たエツチングガスにはＮ２が添加されているた八　上記
接触（相互作用）により金属層３の表面３ａは窒化され
九　この窒化（上　エツチングガス中に窒素原子を含む
ガスが添加されていれば　生じも　従って、窒素原子を
含むガスとして、Ｎ２の代わりへ　例えばＮＨ４及びＮ
Ｆｓ等が用いられてＬ　金属層３の表面３ａは窒化され
も 窒化された金属層３の表面３ａはスパッタされにく（〜
　従って、窒化された金属層３の表面３ａに対して、プ
ラズマ状態のエツチングガスからイオンが衝突してＬ　
金属層３（よ　はとんどスパッタされな（℃　従って、
コンタクトホールの側面部の堆積物８に対して、金属層
３を構成する金属又はその金属の化合物が打ち込まれる
ことが抑制され九　このた八　堆積物（表　はとんど硬
化されず、後述するようへ　エツチング工程後の洗浄な
どにより容易に除去されることになっ九 上記エッチング工程後りＯ！プラズマによるレジスト除
去工程とウェハの洗浄が行われた　洗浄は　硝酸により
５分間行われ　さらく　純水により１０分間行われ九 第２Ａ図１上　上記洗浄後のウェハの表面を示していも
　レジスト除去工程及び洗浄により、フォトレジスト７
は除去され　第２絶縁層４が露出していも　コンタクト
ホールの側面部の堆積物８Ｌはとんど残存していな（〜
　わずかに残存している堆積物８（よ　もう−度、上記
洗浄を繰り返することにより完全に除去され九 このようへ　上記洗浄を繰り返せば　硬化の程度の低い
残存堆積物８（友　完全に除去され得る。
しかし　洗浄の時間又は回数が増加する樵　金属層３の
腐食が生じやすくなることがわかっている。
金属層３の腐食１よ　半導体装置の製造歩留り低下、及
び信頼性の劣化を招くので、洗浄の時間又は回数を増加
することなく、堆積物８は完全に除去されることか好ま
しくも 第２Ｂ図ζｔ、　　Ｎｔの量をさらに増加したエツチン
グガスを用いた本発明の第２の実施例により形成したコ
ンタクトホールを示していも　これらのコンタクトホー
ルζ友Ｎ２の流量が１０ｓｅｃ＋ｎである点を除いて、
前述のコンタクトホール形成方法と同様の方法で形成さ
れたものであモ０２プラズマによるレジスト除去工程の
後にウェハ洗浄が行われた洗浄（上　硝酸により５分間
行われ　さらＣ，：、純水により１０分間行われた　こ
の洗浄を１回行うだけて　第２Ｂ図に示されるようへ　
堆積物８は完全に除去され九 実験によれば　窒素原子を含むガスの量がエツチングガ
スのうち希釈ガスを除いた部分の量の４゜５％以上であ
るならば　堆積物８は容易に除去され九　窒素原子を含
むガスの量力丈　エツチングガスのうち希釈ガスを除い
た部分の量の約４．５％以下であると、金属層３の表面
３ａの窒化が充分に行われないので、金属層３のスパッ
タを充分に防止することができなｌ、％　　従って、窒
素原子を含むガスの量（戴　エツチングガスのうち希釈
ガスを除いた部分の量の約４．５％以上であることが好
ましｔ〜窒素分子は大気中に多量に含まれるた八　窒素
が添加されていないエツチング工程後丈　微量の窒素を
不純物として不可避的に含有でいることがあるかもしれ
なシーシかし　このようなエツチングガスは　窒素原子
を含むガスが添加されたエツチングガスではなし〜　こ
のようなエツチングガスを用いて敷　金属層３のスパッ
タを抑制しうる程く金属層３の表面３ａを窒化すること
はな（℃上述のよう凶　本実施例のコンタクトホール形
成方法によれば　エツチング中に金属層３の表面３ａが
窒化されることにより、イオンにより金属層３がスパッ
タされる割合（スパッタ率）が低下する。金属層３のス
パッタ率を更に低下させると、堆積物８の硬化は一層抑
制されも　スパッタ率を低下させるために（よ　エツチ
ング時の放電のためのＲＦパワーを低減し　金属層３に
衝突するイオンのエネルギを低下すればよｔ〜　スパッ
タ率（瓜入射イオンのエネルギに強く依存するからであ
ム実験によれば　ＲＦパワーを増加することにより、プ
ラズマ状態のエツチングガスからウェハに入射するイオ
ンのエネルギを約２５０ｅＶ以上に増加させると、洗浄
後も残存する堆積物が増加した　従って、イオンエネル
ギが約２５０ｅＶ以下となる条件でエツチングを行うこ
とが好ましく℃ 第６図は　コンタクトチェーンの信頼性についての実験
結果を示していも 第６図に於て、Ａで示されるデータ群（！、　　ＣＨｈ
（流量９０ｓｅｃｍ）及び０２（流量１０ｓ１０５ｅを
含有するエツチングガスを用いて形成されたコンタクト
ホールを介して接続されたコンタクトチェーンの信頼性
を表してい４　−′ｊ５Ｓ　Ｂで示されるデータ群＜Ｌ
　　ＣＨＦ５　（流量９０ｓｅｃｍ）及び０２　（流量
１０ｓ１０５ｅを含有する混合ガスに？ｂ　（流量１０
ｓ１０５ｅが添加されたエツチングガスを用いて形成さ
れたコンタクトホールを介して接続されたコンタクトチ
ェーンの信頼性を示していも　金属層の材料１表　２％
のＳｉを含んだＡ１である。
何れのコンタクトホールｋ　高圧ナローギャップ方式の
ＲＩＥ装置を用いてエツチングされることにより、形成
され九　また　何れのエツチングＬ　　ＲＦパワー３５
０ｗ、エツチングガス圧力１５０Ｐ。
５０％オーバエッチの条件で行われた　コンタクトホー
ル形成後の洗浄（よ　何れのコンタクトホールついてｋ
　硝酸により５分間行われ　さらく　純水により１０分
間行われた コンタクトチェーンのコンタクトホールの直径は１．２
μ臥　その数は５００コンタクトホールであも実験４′
！、電流２８．８ｍＡ、　温度１５０℃の条件下で行わ
れた 第６図のＡで示されるデータ群か収Ｎ２が添加されてい
ないエツチングガスを用いて形成されたコンタクトホー
ルを有するコンタクトチェーンの平均故障時間は０．３
年であることがわか４　−７ｉ１゜Ｂで示されるデータ
群か収Ｎ２が添加されたエツチングガスを用いて形成さ
れたコンタクトホールを有するコンタクトチェーンの平
均故障時間は１゜８年であることがわかっ九 このよう番ζ　Ｎｅが添加されたエツチングガスを用い
て作成されたコンタクトホールを有するコンタクトチェ
ーン（よ　高い信頼性を呈し九前述の何れの実施例に於
いてＬ　第２絶縁層４のエツチングの開始時点か収　既
にＮ２が添加されたエツチングガスを用いてエツチング
を行っ九しかし　このような方法以外紙　金属層３が露
出するまでは窒素原子を含むガスが添加されていない通
常のエツチングガスを用いてエツチングを行（＼　その
抵　金属層３の表面が露出した後に於て、そのエツチン
グガスに窒素原子を含むガスを添加してエツチングを行
っても良ｔ、％　　金属層３の窒化１友　金属層３の表
面３ａがコンタクトホールの底部に於いて露出した後へ
　始めて可能となるからである。
また　前述の何れの実施例に於いてＬ　第２絶縁層４を
エツチングするとき、エツチング開始時点か収　前述の
イオンエネルギを約２５０ｅＶ以下とする必要はな（−
金属層３のスパッタが生じるのは金属層３の表面３ａが
コンタクトホールの底部に於いて露出した後であム　従
って、金属層３の表面３ａがコンタクトホールの底部に
於いて露出する迄ζよ　イオンエネルギが約２５０ｅＶ
以上となってに金属層３の表面３ａがコンタクトホール
の底部に於いて露出した抵　イオンエネルギが約２５０
ｅＶ以下に低下すれば　金属層３のスパッタによる堆積
物８の硬化は抑制されも ＲＦパワーを低減することにより、イオンのエネルギを
約２５０ｅＶ以下としなから耘　エツチング工程のスル
ーブツトを向上させるためにｉｔ　　エツチング装置と
して、高圧ナローギャップ方式のＲＩＥ！ｆｌ　　プラ
ズマエツチング族［ＥＣＲエツチング装置を用いること
が好ましｔ〜　これらの装置によれば　比較的低いエネ
ルギを有するイオンによって、エツチングレートの高い
エツチングが実現されも 例えば　高圧ナローギャップ方式のＲＩＥ装置によれば
　ＲＦパワー３５０Ｌ　　イオンエネルギ１５０ｅＶの
条件−２００ｎｍ／分のエツチングレートが得られる。
発明の詳細 な説明したよう鳳　本発明によれば　コンタクトホール
形成のためのエツチング工程により形成された堆積物力
（その工程抵　容易に除去されも　また　配線の断線及
び短絡が生じにくく、信頼性に優れたコンタクトが実現
されるコンタクトホールが形成されも
【図面の簡単な説明】
第１図は本発明のコンタクトホール形成方法に於けるエ
ツチング工程を示す模式医　第２Ａ図は本発明の第１の
実施例であるコンタクトホール形についての実験結果を
示す特性図であもｌ・・・・シリコン基板　２・・・・
第１絶縁凰　３・・・・金属Ｊ１４・・・・第２絶縁＃
　７・・・・フォトレジスト、　８・・・・堆積性

Claims (1)

  1. 【特許請求の範囲】 （１）半導体基板、該半導体基板上に形成された金属層
    、及び該金属層を覆う絶縁層を備えた半導体装置の製造
    工程中に、該金属層に達するコンタクトホールを該絶縁
    層に形成するコンタクトホール形成方法であって、 窒素原子を含むガスが添加されたエッチングガスを用い
    て該絶縁層の所定部分をエッチングすることにより該コ
    ンタクトホールを形成するコンタクトホール形成方法。 （２）請求項１のコンタクトホール形成方法であって、 前記窒素原子を含むガスの量は、前記エッチングガスの
    内、希釈ガスを除いた部分の量の約４．５％以上である
    コンタクトホール形成方法。 （３）請求項１のコンタクトホール形成方法であって、 前記エッチングガスの少なくとも一部をイオン化し、イ
    オン化された該エッチングガスを用いて前記絶縁層の前
    記所定部分をエッチングするコンタクトホール形成方法
    。 （４）請求項３のコンタクトホール形成方法であって、 前記絶縁層をエッチングするとき、少なくとも前記金属
    層の表面が露出した後に於いては、前記イオン化された
    エッチングガスのイオンエネルギを、約２５０ｅＶ以下
    とするコンタクトホール形成方法（５）請求項３のコン
    タクトホール形成方法であって、 高圧ナローギャップ方式のＲＩＥ装置、プラズマエッチ
    ング装置、ＥＣＲエッチング装置からなる群から選ばれ
    た装置内で、前記エッチングガスのイオン化、及び前記
    絶縁層のエッチングを行うコンタクトホール形成方法。 （６）請求項１のコンタクトホール形成方法であって、 前記絶縁層をエッチングするとき、前記金属層が露出す
    るまでは窒素原子を含むガスが添加されていないエッチ
    ングガスを用いて該絶縁層を用い、該金属層の表面が露
    出した後に於ては、前記窒素原子を含むガスを含有する
    エッチングガスを用いるコンタクトホール形成方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254213A (en) * 1989-10-25 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method of forming contact windows
US5284549A (en) * 1992-01-02 1994-02-08 International Business Machines Corporation Selective fluorocarbon-based RIE process utilizing a nitrogen additive
EP0596593A1 (en) * 1992-10-09 1994-05-11 Advanced Micro Devices, Inc. Plasma etch process
US6531067B1 (en) 1998-12-28 2003-03-11 Asahi Kasei Microsystems Co., Ltd. Method for forming contact hole

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590221A (ja) * 1991-02-20 1993-04-09 Canon Inc 珪素化合物膜のエツチング方法及び該方法を利用した物品の形成方法
US5549784A (en) * 1992-09-04 1996-08-27 Intel Corporation Method for etching silicon oxide films in a reactive ion etch system to prevent gate oxide damage
US5468340A (en) * 1992-10-09 1995-11-21 Gupta; Subhash Highly selective high aspect ratio oxide etch method and products made by the process
US5935877A (en) * 1995-09-01 1999-08-10 Applied Materials, Inc. Etch process for forming contacts over titanium silicide
US5843625A (en) * 1996-07-23 1998-12-01 Advanced Micro Devices, Inc. Method of reducing via and contact dimensions beyond photolithography equipment limits
JP2000501573A (ja) * 1996-09-24 2000-02-08 フュージョン システムズ コーポレイション サファイヤダウンストリームプラズマアッシャーにおける弗素援助型剥離及び残留物除去
US6124212A (en) * 1997-10-08 2000-09-26 Taiwan Semiconductor Manufacturing Co. High density plasma (HDP) etch method for suppressing micro-loading effects when etching polysilicon layers
US6117786A (en) * 1998-05-05 2000-09-12 Lam Research Corporation Method for etching silicon dioxide using fluorocarbon gas chemistry
US6319822B1 (en) * 1998-10-01 2001-11-20 Taiwan Semiconductor Manufacturing Company Process for forming an integrated contact or via
JP3695184B2 (ja) * 1998-12-03 2005-09-14 松下電器産業株式会社 プラズマエッチング装置およびプラズマエッチング方法
GB9904427D0 (en) 1999-02-26 1999-04-21 Trikon Holdings Ltd Method treating an insulating layer
US6569774B1 (en) 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
JP2003282535A (ja) * 2002-03-20 2003-10-03 Sanyo Electric Co Ltd 半導体装置の製造方法
US20060086690A1 (en) * 2004-10-21 2006-04-27 Ming-Huan Tsai Dielectric etching method to prevent photoresist damage and bird's beak
JP5537324B2 (ja) * 2010-08-05 2014-07-02 株式会社東芝 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039849A (ja) * 1983-08-12 1985-03-01 Toshiba Corp 半導体装置の製造方法
JPS62124741A (ja) * 1985-11-25 1987-06-06 Sony Corp 半導体装置の製造方法
JPS62263638A (ja) * 1986-05-07 1987-11-16 シ−メンス、アクチエンゲゼルシヤフト 傾斜側面接触孔の形成方法
JPH02139932A (ja) * 1988-11-21 1990-05-29 Toshiba Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4985373A (en) * 1982-04-23 1991-01-15 At&T Bell Laboratories Multiple insulating layer for two-level interconnected metallization in semiconductor integrated circuit structures
US4547261A (en) * 1984-09-28 1985-10-15 Rca Corporation Anisotropic etching of aluminum
US4615764A (en) * 1984-11-05 1986-10-07 Allied Corporation SF6/nitriding gas/oxidizer plasma etch system
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
JPS63258021A (ja) * 1987-04-16 1988-10-25 Toshiba Corp 接続孔の形成方法
US4873176A (en) * 1987-08-28 1989-10-10 Shipley Company Inc. Reticulation resistant photoresist coating
JPH088238B2 (ja) * 1987-11-19 1996-01-29 松下電器産業株式会社 半導体装置の製造方法
GB2214709A (en) * 1988-01-20 1989-09-06 Philips Nv A method of enabling connection to a substructure forming part of an electronic device
US5254213A (en) * 1989-10-25 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method of forming contact windows

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039849A (ja) * 1983-08-12 1985-03-01 Toshiba Corp 半導体装置の製造方法
JPS62124741A (ja) * 1985-11-25 1987-06-06 Sony Corp 半導体装置の製造方法
JPS62263638A (ja) * 1986-05-07 1987-11-16 シ−メンス、アクチエンゲゼルシヤフト 傾斜側面接触孔の形成方法
JPH02139932A (ja) * 1988-11-21 1990-05-29 Toshiba Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254213A (en) * 1989-10-25 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method of forming contact windows
US5284549A (en) * 1992-01-02 1994-02-08 International Business Machines Corporation Selective fluorocarbon-based RIE process utilizing a nitrogen additive
EP0596593A1 (en) * 1992-10-09 1994-05-11 Advanced Micro Devices, Inc. Plasma etch process
US6531067B1 (en) 1998-12-28 2003-03-11 Asahi Kasei Microsystems Co., Ltd. Method for forming contact hole

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