JPH03204928A - コンタクトホール形成方形 - Google Patents

コンタクトホール形成方形

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JPH03204928A
JPH03204928A JP2289157A JP28915790A JPH03204928A JP H03204928 A JPH03204928 A JP H03204928A JP 2289157 A JP2289157 A JP 2289157A JP 28915790 A JP28915790 A JP 28915790A JP H03204928 A JPH03204928 A JP H03204928A
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metal layer
gas
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明、(ヨ  コンタクトホール形成方法に関し特へ
 金属層と該金属層を覆う絶縁層を備えた半導体装置の
製造工程中へ 該金属層に達するコンタクトホールを該
絶縁層に形成するコンタクトホール形成方法に関すム 従来の技術 半導体集積回路装置(よ 半導体基板上に形成されたト
ランジスタ等の回路素子を電気的に接続するための金属
層からなる配線を有していも半導体基板上に集積される
回路素子の数が増加するに伴吹 回路素子の寸法 及び
回路素子間の距離(よ 益々縮小してきていも このよ
う類 高密度に形成された回路素子を接続するために 
多層配線構造を有する半導体装置が開発されていも第4
図ζ表 2層配線構造を有する半導体装置の断面の一部
を示していも 本手導体装置G上  シリコン基板30と、シリコン基
板30の表面の所定領域に形成された素子分離酸化膜3
1と、シリコン基板30の素子分離酸化膜31が形成さ
れていない領域(素子領域)に形成されたMO3FET
36 a及び36bと、MO3FET36 a及び36
bを覆う第1の絶縁層32と、複数の1iO8FET3
6 a及び36bを互いに電気的に接続するための第1
層目金属層33と、第1層目金属層33を覆う第2の絶
縁層34と、第2の絶縁層34上に形成された第2層目
金属層34を有していも MO3FET36 a及び36b(!  シリコン基板
30の素子領域の所定部分に形成された不純物拡散層(
ソース/ドレインとして機能する)38と、素子領域上
に形成されたゲート酸化膜39と、ゲート酸化膜39上
に形成されたゲート電極41とを有している。
第1及び第2の絶縁層32及び34(ヨ  層間絶縁膜
とも呼ば%  MO8FET36 a及び36bのゲー
ト電極41、第1層目金属層33及び第2層目金属層3
5等を互いに電気的に分離すも 第1層目金属層33と第2層目金属層35とは 第1層
目金属層33を覆う第2絶縁層340所定部分に形成さ
れたコンタクトホール40を介して、 コンタクトして
いも 第2絶縁層34にコンタクトホール40を形成する従来
技術の方法1よ 以下の通りであもまず、第2絶縁層3
4力丈 第1層目金属層33を覆うようにして、シリコ
ン基板30上に堆積されも堆積方法としてi;t、CV
D法が用いられも エツチングマスクとして機能するフ
ォトレジスト(不図示)が第2絶縁層34上に堆積され
 その徽 絶縁層34に於てコンタクトホール40が形
成されるべき領域(コンタクトホール領域)上のフォト
レジスト力丈 通常のフォトリングラフィ法により除去
されも この後、エツチングガスを用いて、第2絶縁層
34のコンタクトホール領域がエツチングされも この
とき、第2絶縁層34のうちフォトレジストに覆われて
いる部分ζ友 フォトレジストの存在により、エツチン
グガスとの接触が起こらないので、エツチングされな(
〜 エツチング工程について、さらに詳しく説明すも エツ
チング工程に用いられるエツチングガスは エツチング
されるべき絶縁層34の材料に応じて、選択され4 例
えは 絶縁層34が二酸化珪素からなる場合、エツチン
グガスとしてU  CHF*、C2F・、02及びHe
等を含有する混合ガスが選択されも エツチングi;t、RIE装置等のエツチング装置内で
行われも 異方性の高いエツチングを行う場合、エツチ
ング装置内に導入されたエツチングガス(よ エツチン
グ装置内の電極間での放電によりイオン化され プラズ
マ状態となム 第5図(よ エツチングにより、第2絶縁層34にコン
タクトホール40が形成される様子を模式的に示してい
も 少なくとも一部がイオン化されたプラズマ状態のエツチ
ングガスか叙 シリコン基板3oに向がってイオンが加
速され シリコン基板3o上のフォトレジスト37及び
第2絶縁層34にイオンが入射すもこのイオンの加速(
表 プラズマ中に於いてシリコン基板30の表面近傍の
部分に形成されるシース電場により生じも 第2絶縁層34のコンタクトホール領域Cヨ  これら
のイオンのアシストにより、効率的にエツチングされも
 エツチングの進行に伴t\ コンタクトホール40及
びフォトレジスト37の側壁部に沫 炭素を含むポリマ
ー状の膜が堆積されも この膜(堆積物38)の存在に
より、コンタクトホール40の側壁部の第2絶縁層34
のエツチングは阻止されもこうして、第2絶縁層34の
エツチング法 シリコン基板30の主面に対して垂直方
向に進行し アスペクト比の高いコンタクトホール40
の形成が可能となム 第2絶縁層34がTEO3層であ
る場合、TEO3層が炭素を多く含有するた八 厚い堆
積物38が形成されも 発明が解決しようとする課題 しかしなが収 上述のコンタクトホール形成方法は エ
ツチングの進行により第1層目金属層33の表面がコン
タクトホール40を介して露出した微第1層目金属層3
3の表面がプラズマ中のイオンによりスッパタされてし
まうという問題を有していも この第1層目金属層33
の表面からスパッタされた金属又は金属化合物は コン
タクトホール40の近傍のフォトレジスト37又はコン
タクトホール40の側壁部に形成された堆積物38り 
 打ち込まれも 金属又は金属化合物が打ち込まれたフ
ォトレジスト37又は堆積物38の表面1亀 硬化すム
 表面が硬化したフォトレジスト37又は堆積物38(
ヨ  除去することが困難であも 従って、コンタクト
ホール形成工程の後へ フォトレジスト37を02プラ
ズマを用いて除去する工程東 シリコン基板30の洗浄
工程等を経た後L 硬化したフォトレジスト37又は堆
積物384友  コンタクトホール40の近傍に残され
たままとなム 第3図は コンタクトホール40の近傍に残された堆積
物38を示していも この図1よ 走査型電子顕微鏡写
真に基づいて描かれた斜視図であム第3図のコンタクト
ホール40g:L  Alからなる第1層目配線層33
を覆うTEO5層からなる第2絶縁層34に形成された
コンタクトホールである。TEO8層からなる第2絶縁
層34のエツチングGヨCHF参、02及びHeの混合
されたエツチングガスを用いドライエツチング法により
行われt:、  C)IFg、  Os及びHeの流量
比1よ それぞtz  90scca  10105e
及び100secmであム エツチング装置ζよ 通常のRIE (リアクティブイ
オンエツチング)装置が用いられた エツチング(表 
エツチングの対象である第2絶縁層34の厚さの1.5
倍の厚さの絶縁層をエツチングできるだけの時間をもっ
て行われた このようなエッチングハ50%オーバエツ
チングと称される。
第3図に示されるように コンタクトホール40の内部
及び周辺部に1よ 硬化した堆積物38が残存していも
 このような堆積物38番表  コンタクトホール40
を介して行われるべき第2層目配線層35と第1層目配
線層33の接続状態を劣化させも これ(上 第2層目
配線層35の断線又は第2層目配線層35同士の短絡な
どによるコンタクト不良を招き、ひいては半導体装置の
製造歩留りを低下させ、半導体装置の信頼性を劣化させ
も 本発明の目的(表 コンタクトホール形成のためのエツ
チング工程により形成された堆積物力丈 その工程跣 
容易に除去されるコンタクトホール形成方法を提供する
ことにあム 本発明の他の目的ζ友 配線の断線及び短絡が生じにく
く、信頼性に優れたコンタクトが実現されるコンタクト
ホールを形成できるコンタクトホール形成方法を提供す
ることにあも 課題を解決するための手段 本発明(友 半導体基it半導体基板上に形成された金
属層 及び該金属層を覆う絶縁層を備えた半導体装置の
製造工程中く 咳金属層に達するコンタクトホールを咳
絶縁層に形成するコンタクトホール形成方法であって、
窒素原子を含むガスが添加されたエツチングガスを用い
て該絶縁層の所定部分をエツチングすることにより咳コ
ンタクトホールを形成するコンタクトホール形成方法で
あム また 前記窒素原子を含むガスの量1表 前記エツチン
グガスのへ 希釈ガスを除いた部分の量の約4.5%以
上であってもよ(〜 また 前記エツチングガスの少なくとも一部をイオン化
し イオン化された該エツチングガスを用いて前記絶縁
層の前記所定部分をエツチングしてもよll〜 また 前記絶縁層をエツチングするとき、少なくとも前
記金属層の表面が露出した後に於て(友前記イオン化さ
れたエツチングガスのイオンエネルギを、約250eV
以下としてもよ(〜また 高圧ナローギャップ方式のR
IE装置プラズマエツチング装wh ECRエツチング
装置からなる群から選ばれた装置内弘 前記エツチング
ガスのイオン化 及び前記絶縁層のエツチングを行って
もよ(℃ また 前記絶縁層をエツチングするとき、前記金属層が
露出するまでは窒素原子を含むガスが添加されていない
エツチングガスを用いて該絶縁層を用し\ 該金属層の
表面が露出した後に於いて(友前記窒素原子を含むガス
を含有するエツチングガスを用いてもよ(〜 作用 本発明は上述の構成により、コンタクトホール底部の金
属表面を窒化しながらイオンでたたくことになム 窒化
された金属表面は窒化しない場合に比べてイオンに対す
るスパッタ率が減少し レジスト側壁及び層間絶縁層の
側壁に形成された堆積物はほとんど硬化されなt〜 そ
のたべ これらの堆積物は02プラズマや洗浄工程によ
り容易に除去され コンタクトホール部の金属配線の信
頼性を大幅に向上させることができも また イオンエ
ネルギを低下させると金属のスパッタ率を低減させるこ
とが可能であり、堆積物の硬化を防ぐことに役立つ。
実施例 第1図を参照して、本実施例のコンタクトホール形成方
法を説明すも ま哄 シリコン基板1上に第1絶縁層2が形成された眞
 第1絶縁層2上に金属層3が形成され九 この後、金
属層3を覆うように第2絶縁層4が第1絶縁層2上に形
成され九 本実施例では金属層3の材料ζよ 2%のS
iを含有するA1合金であも 金属層3の材料としては
 この他!、:、  Atを主成分とする他の合血 純
A1、及び高融点金属等が用いられ得も 金属層3(よ
 スッパタによりA1合金がウェハ上−面に堆積された
徽 リソグラフィ技術により所望の配線形状にバターニ
ングされることにより、形成され九 絶縁層4の材料(
よTE08層であム 絶縁層41戴 TE01を堆積ガ
スとして用いたCVD法により形成された以下の説明に
於いて、シリコン基板1と、 シリコン基板1上に形成
された金属層3及び絶縁層2及び4等の全ての物を総称
して、ウェハと称することとすム 次く コンタクトホール形成のためのエツチングに対し
てマスクとして機能するフォトレジスト7カ(絶縁層4
上に形成された フォトレジスト71飄  露光及び現
像により、所定のパターンにパターニングされ 絶縁層
2のコンタクトホール領域を定める開口部を有するエツ
チングマスクが形成された ウェハがRIE装置内に導入された後、装置のエツチン
グ室内にエツチングガスが導入され九エツチングガスと
してiL  CHh、02及びHeを含有する混合ガス
にN2が添加されたエツチングガスが用いられ九CHF
I、 02及びHeの流量jL  各々、90secm
、  10105e及び101005eであム 本実施
例でζ友N2の流量G!  5secmであ4  He
は希釈ガスであムRIE装置内の電極間にRF電圧を印
加することにより、装置内のエツチングガスは放電し 
エツチングガスの一部がイオン化されf、RFパワーζ
;t、  300Wとした 放電により一部がイオン化
されたエツチングガス(よ プラズマ状態となっ九プラ
ズマ状態のエツチングガスi′!S RIE装置内に導
入されたウェハと接触し ウェハ上の絶縁層4の内フォ
トレジスト7に覆われていない部分を、高い異方性をも
ってエツチングした エツチング(友50%オーバエツチングの条件で行われ
た このたべ コンタクトホールの底部に於て金属層3
の表面が露出した後L しばらくの阻 ウェハとプラズ
マ状態のエツチングガスとの接触が維持された より具
体的には この皿 コンタクトホールを介して、金属層
3とプラズマとの相互作用が行われ九 本実施例で用い
たエツチングガスにはN2が添加されているた八 上記
接触(相互作用)により金属層3の表面3aは窒化され
九 この窒化(上 エツチングガス中に窒素原子を含む
ガスが添加されていれば 生じも 従って、窒素原子を
含むガスとして、N2の代わりへ 例えばNH4及びN
Fs等が用いられてL 金属層3の表面3aは窒化され
も 窒化された金属層3の表面3aはスパッタされにく(〜
 従って、窒化された金属層3の表面3aに対して、プ
ラズマ状態のエツチングガスからイオンが衝突してL 
金属層3(よ はとんどスパッタされな(℃ 従って、
コンタクトホールの側面部の堆積物8に対して、金属層
3を構成する金属又はその金属の化合物が打ち込まれる
ことが抑制され九 このた八 堆積物(表 はとんど硬
化されず、後述するようへ エツチング工程後の洗浄な
どにより容易に除去されることになっ九 上記エッチング工程後りO!プラズマによるレジスト除
去工程とウェハの洗浄が行われた 洗浄は 硝酸により
5分間行われ さらく 純水により10分間行われ九 第2A図1上 上記洗浄後のウェハの表面を示していも
 レジスト除去工程及び洗浄により、フォトレジスト7
は除去され 第2絶縁層4が露出していも コンタクト
ホールの側面部の堆積物8Lはとんど残存していな(〜
 わずかに残存している堆積物8(よ もう−度、上記
洗浄を繰り返することにより完全に除去され九 このようへ 上記洗浄を繰り返せば 硬化の程度の低い
残存堆積物8(友 完全に除去され得る。
しかし 洗浄の時間又は回数が増加する樵 金属層3の
腐食が生じやすくなることがわかっている。
金属層3の腐食1よ 半導体装置の製造歩留り低下、及
び信頼性の劣化を招くので、洗浄の時間又は回数を増加
することなく、堆積物8は完全に除去されることか好ま
しくも 第2B図ζt、  Ntの量をさらに増加したエツチン
グガスを用いた本発明の第2の実施例により形成したコ
ンタクトホールを示していも これらのコンタクトホー
ルζ友N2の流量が10sec+nである点を除いて、
前述のコンタクトホール形成方法と同様の方法で形成さ
れたものであモ02プラズマによるレジスト除去工程の
後にウェハ洗浄が行われた洗浄(上 硝酸により5分間
行われ さらC,:、純水により10分間行われた こ
の洗浄を1回行うだけて 第2B図に示されるようへ 
堆積物8は完全に除去され九 実験によれば 窒素原子を含むガスの量がエツチングガ
スのうち希釈ガスを除いた部分の量の4゜5%以上であ
るならば 堆積物8は容易に除去され九 窒素原子を含
むガスの量力丈 エツチングガスのうち希釈ガスを除い
た部分の量の約4.5%以下であると、金属層3の表面
3aの窒化が充分に行われないので、金属層3のスパッ
タを充分に防止することができなl、%  従って、窒
素原子を含むガスの量(戴 エツチングガスのうち希釈
ガスを除いた部分の量の約4.5%以上であることが好
ましt〜窒素分子は大気中に多量に含まれるた八 窒素
が添加されていないエツチング工程後丈 微量の窒素を
不純物として不可避的に含有でいることがあるかもしれ
なシーシかし このようなエツチングガスは 窒素原子
を含むガスが添加されたエツチングガスではなし〜 こ
のようなエツチングガスを用いて敷 金属層3のスパッ
タを抑制しうる程く金属層3の表面3aを窒化すること
はな(℃上述のよう凶 本実施例のコンタクトホール形
成方法によれば エツチング中に金属層3の表面3aが
窒化されることにより、イオンにより金属層3がスパッ
タされる割合(スパッタ率)が低下する。金属層3のス
パッタ率を更に低下させると、堆積物8の硬化は一層抑
制されも スパッタ率を低下させるために(よ エツチ
ング時の放電のためのRFパワーを低減し 金属層3に
衝突するイオンのエネルギを低下すればよt〜 スパッ
タ率(瓜入射イオンのエネルギに強く依存するからであ
ム実験によれば RFパワーを増加することにより、プ
ラズマ状態のエツチングガスからウェハに入射するイオ
ンのエネルギを約250eV以上に増加させると、洗浄
後も残存する堆積物が増加した 従って、イオンエネル
ギが約250eV以下となる条件でエツチングを行うこ
とが好ましく℃ 第6図は コンタクトチェーンの信頼性についての実験
結果を示していも 第6図に於て、Aで示されるデータ群(!、  CHh
(流量90secm)及び02(流量10s105eを
含有するエツチングガスを用いて形成されたコンタクト
ホールを介して接続されたコンタクトチェーンの信頼性
を表してい4 −′j5S Bで示されるデータ群<L
  CHF5 (流量90secm)及び02 (流量
10s105eを含有する混合ガスに?b (流量10
s105eが添加されたエツチングガスを用いて形成さ
れたコンタクトホールを介して接続されたコンタクトチ
ェーンの信頼性を示していも 金属層の材料1表 2%
のSiを含んだA1である。
何れのコンタクトホールk 高圧ナローギャップ方式の
RIE装置を用いてエツチングされることにより、形成
され九 また 何れのエツチングL  RFパワー35
0w、エツチングガス圧力150P。
50%オーバエッチの条件で行われた コンタクトホー
ル形成後の洗浄(よ 何れのコンタクトホールついてk
 硝酸により5分間行われ さらく 純水により10分
間行われた コンタクトチェーンのコンタクトホールの直径は1.2
μ臥 その数は500コンタクトホールであも実験4′
!、電流28.8mA、 温度150℃の条件下で行わ
れた 第6図のAで示されるデータ群か収N2が添加されてい
ないエツチングガスを用いて形成されたコンタクトホー
ルを有するコンタクトチェーンの平均故障時間は0.3
年であることがわか4 −7i1゜Bで示されるデータ
群か収N2が添加されたエツチングガスを用いて形成さ
れたコンタクトホールを有するコンタクトチェーンの平
均故障時間は1゜8年であることがわかっ九 このよう番ζ Neが添加されたエツチングガスを用い
て作成されたコンタクトホールを有するコンタクトチェ
ーン(よ 高い信頼性を呈し九前述の何れの実施例に於
いてL 第2絶縁層4のエツチングの開始時点か収 既
にN2が添加されたエツチングガスを用いてエツチング
を行っ九しかし このような方法以外紙 金属層3が露
出するまでは窒素原子を含むガスが添加されていない通
常のエツチングガスを用いてエツチングを行(\ その
抵 金属層3の表面が露出した後に於て、そのエツチン
グガスに窒素原子を含むガスを添加してエツチングを行
っても良t、%  金属層3の窒化1友 金属層3の表
面3aがコンタクトホールの底部に於いて露出した後へ
 始めて可能となるからである。
また 前述の何れの実施例に於いてL 第2絶縁層4を
エツチングするとき、エツチング開始時点か収 前述の
イオンエネルギを約250eV以下とする必要はな(−
金属層3のスパッタが生じるのは金属層3の表面3aが
コンタクトホールの底部に於いて露出した後であム 従
って、金属層3の表面3aがコンタクトホールの底部に
於いて露出する迄ζよ イオンエネルギが約250eV
以上となってに金属層3の表面3aがコンタクトホール
の底部に於いて露出した抵 イオンエネルギが約250
eV以下に低下すれば 金属層3のスパッタによる堆積
物8の硬化は抑制されも RFパワーを低減することにより、イオンのエネルギを
約250eV以下としなから耘 エツチング工程のスル
ーブツトを向上させるためにit  エツチング装置と
して、高圧ナローギャップ方式のRIE!fl  プラ
ズマエツチング族[ECRエツチング装置を用いること
が好ましt〜 これらの装置によれば 比較的低いエネ
ルギを有するイオンによって、エツチングレートの高い
エツチングが実現されも 例えば 高圧ナローギャップ方式のRIE装置によれば
 RFパワー350L  イオンエネルギ150eVの
条件−200nm/分のエツチングレートが得られる。
発明の詳細 な説明したよう鳳 本発明によれば コンタクトホール
形成のためのエツチング工程により形成された堆積物力
(その工程抵 容易に除去されも また 配線の断線及
び短絡が生じにくく、信頼性に優れたコンタクトが実現
されるコンタクトホールが形成されも
【図面の簡単な説明】
第1図は本発明のコンタクトホール形成方法に於けるエ
ツチング工程を示す模式医 第2A図は本発明の第1の
実施例であるコンタクトホール形についての実験結果を
示す特性図であもl・・・・シリコン基板 2・・・・
第1絶縁凰 3・・・・金属J14・・・・第2絶縁#
 7・・・・フォトレジスト、 8・・・・堆積性

Claims (1)

  1. 【特許請求の範囲】 (1)半導体基板、該半導体基板上に形成された金属層
    、及び該金属層を覆う絶縁層を備えた半導体装置の製造
    工程中に、該金属層に達するコンタクトホールを該絶縁
    層に形成するコンタクトホール形成方法であって、 窒素原子を含むガスが添加されたエッチングガスを用い
    て該絶縁層の所定部分をエッチングすることにより該コ
    ンタクトホールを形成するコンタクトホール形成方法。 (2)請求項1のコンタクトホール形成方法であって、 前記窒素原子を含むガスの量は、前記エッチングガスの
    内、希釈ガスを除いた部分の量の約4.5%以上である
    コンタクトホール形成方法。 (3)請求項1のコンタクトホール形成方法であって、 前記エッチングガスの少なくとも一部をイオン化し、イ
    オン化された該エッチングガスを用いて前記絶縁層の前
    記所定部分をエッチングするコンタクトホール形成方法
    。 (4)請求項3のコンタクトホール形成方法であって、 前記絶縁層をエッチングするとき、少なくとも前記金属
    層の表面が露出した後に於いては、前記イオン化された
    エッチングガスのイオンエネルギを、約250eV以下
    とするコンタクトホール形成方法(5)請求項3のコン
    タクトホール形成方法であって、 高圧ナローギャップ方式のRIE装置、プラズマエッチ
    ング装置、ECRエッチング装置からなる群から選ばれ
    た装置内で、前記エッチングガスのイオン化、及び前記
    絶縁層のエッチングを行うコンタクトホール形成方法。 (6)請求項1のコンタクトホール形成方法であって、 前記絶縁層をエッチングするとき、前記金属層が露出す
    るまでは窒素原子を含むガスが添加されていないエッチ
    ングガスを用いて該絶縁層を用い、該金属層の表面が露
    出した後に於ては、前記窒素原子を含むガスを含有する
    エッチングガスを用いるコンタクトホール形成方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254213A (en) * 1989-10-25 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method of forming contact windows
US5284549A (en) * 1992-01-02 1994-02-08 International Business Machines Corporation Selective fluorocarbon-based RIE process utilizing a nitrogen additive
EP0596593A1 (en) * 1992-10-09 1994-05-11 Advanced Micro Devices, Inc. Plasma etch process
US6531067B1 (en) 1998-12-28 2003-03-11 Asahi Kasei Microsystems Co., Ltd. Method for forming contact hole

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590221A (ja) * 1991-02-20 1993-04-09 Canon Inc 珪素化合物膜のエツチング方法及び該方法を利用した物品の形成方法
US5549784A (en) * 1992-09-04 1996-08-27 Intel Corporation Method for etching silicon oxide films in a reactive ion etch system to prevent gate oxide damage
US5468340A (en) * 1992-10-09 1995-11-21 Gupta; Subhash Highly selective high aspect ratio oxide etch method and products made by the process
US5935877A (en) * 1995-09-01 1999-08-10 Applied Materials, Inc. Etch process for forming contacts over titanium silicide
US5843625A (en) * 1996-07-23 1998-12-01 Advanced Micro Devices, Inc. Method of reducing via and contact dimensions beyond photolithography equipment limits
KR19990071626A (ko) * 1996-09-24 1999-09-27 매튜스 죤 씨. 사파이어플라즈마애셔에서기판으로부터잔류물을제거하는방법및그장치
US6124212A (en) * 1997-10-08 2000-09-26 Taiwan Semiconductor Manufacturing Co. High density plasma (HDP) etch method for suppressing micro-loading effects when etching polysilicon layers
US6117786A (en) * 1998-05-05 2000-09-12 Lam Research Corporation Method for etching silicon dioxide using fluorocarbon gas chemistry
US6319822B1 (en) * 1998-10-01 2001-11-20 Taiwan Semiconductor Manufacturing Company Process for forming an integrated contact or via
JP3695184B2 (ja) * 1998-12-03 2005-09-14 松下電器産業株式会社 プラズマエッチング装置およびプラズマエッチング方法
GB9904427D0 (en) 1999-02-26 1999-04-21 Trikon Holdings Ltd Method treating an insulating layer
US6569774B1 (en) * 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
JP2003282535A (ja) * 2002-03-20 2003-10-03 Sanyo Electric Co Ltd 半導体装置の製造方法
US20060086690A1 (en) * 2004-10-21 2006-04-27 Ming-Huan Tsai Dielectric etching method to prevent photoresist damage and bird's beak
JP5537324B2 (ja) * 2010-08-05 2014-07-02 株式会社東芝 半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039849A (ja) * 1983-08-12 1985-03-01 Toshiba Corp 半導体装置の製造方法
JPS62124741A (ja) * 1985-11-25 1987-06-06 Sony Corp 半導体装置の製造方法
JPS62263638A (ja) * 1986-05-07 1987-11-16 シ−メンス、アクチエンゲゼルシヤフト 傾斜側面接触孔の形成方法
JPH02139932A (ja) * 1988-11-21 1990-05-29 Toshiba Corp 半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4985373A (en) * 1982-04-23 1991-01-15 At&T Bell Laboratories Multiple insulating layer for two-level interconnected metallization in semiconductor integrated circuit structures
US4547261A (en) * 1984-09-28 1985-10-15 Rca Corporation Anisotropic etching of aluminum
US4615764A (en) * 1984-11-05 1986-10-07 Allied Corporation SF6/nitriding gas/oxidizer plasma etch system
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
JPS63258021A (ja) * 1987-04-16 1988-10-25 Toshiba Corp 接続孔の形成方法
US4873176A (en) * 1987-08-28 1989-10-10 Shipley Company Inc. Reticulation resistant photoresist coating
JPH088238B2 (ja) * 1987-11-19 1996-01-29 松下電器産業株式会社 半導体装置の製造方法
GB2214709A (en) * 1988-01-20 1989-09-06 Philips Nv A method of enabling connection to a substructure forming part of an electronic device
US5254213A (en) * 1989-10-25 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method of forming contact windows

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6039849A (ja) * 1983-08-12 1985-03-01 Toshiba Corp 半導体装置の製造方法
JPS62124741A (ja) * 1985-11-25 1987-06-06 Sony Corp 半導体装置の製造方法
JPS62263638A (ja) * 1986-05-07 1987-11-16 シ−メンス、アクチエンゲゼルシヤフト 傾斜側面接触孔の形成方法
JPH02139932A (ja) * 1988-11-21 1990-05-29 Toshiba Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5254213A (en) * 1989-10-25 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method of forming contact windows
US5284549A (en) * 1992-01-02 1994-02-08 International Business Machines Corporation Selective fluorocarbon-based RIE process utilizing a nitrogen additive
EP0596593A1 (en) * 1992-10-09 1994-05-11 Advanced Micro Devices, Inc. Plasma etch process
US6531067B1 (en) 1998-12-28 2003-03-11 Asahi Kasei Microsystems Co., Ltd. Method for forming contact hole

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JP2502805B2 (ja) 1996-05-29

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