JP2003282535A - 半導体装置の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 149
- 239000007789 gas Substances 0.000 claims abstract description 87
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims abstract description 68
- 238000001020 plasma etching Methods 0.000 claims abstract description 56
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 27
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 12
- 229910052739 hydrogen Inorganic materials 0.000 claims description 9
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 7
- 229920006254 polymer film Polymers 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 abstract description 55
- 239000010410 layer Substances 0.000 abstract description 30
- 229910021529 ammonia Inorganic materials 0.000 abstract description 28
- 229920000620 organic polymer Polymers 0.000 abstract description 8
- 150000002500 ions Chemical class 0.000 description 68
- 238000010586 diagram Methods 0.000 description 40
- 229910004298 SiO 2 Inorganic materials 0.000 description 20
- 230000009977 dual effect Effects 0.000 description 17
- 239000000758 substrate Substances 0.000 description 16
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 10
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052786 argon Inorganic materials 0.000 description 5
- 239000001257 hydrogen Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 235000013405 beer Nutrition 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241001072332 Monia Species 0.000 description 1
- 101150048609 RR21 gene Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 150000002829 nitrogen Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
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- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
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Abstract
層の厚みを増加することなく、低誘電率絶縁膜とエッチ
ングマスク層との選択比を高めることが可能な半導体装
置の製造方法を提供する。 【解決手段】この半導体装置の製造方法は、有機ポリマ
ー膜からなる第1低誘電率層間絶縁膜2を形成する工程
と、第1低誘電率層間絶縁膜2上の所定領域に、Si3
N4膜、SiO2膜またはSiOCH膜からなるエッチン
グストッパ膜3を形成する工程と、エッチングストッパ
膜3をマスクとして、アンモニア(NH3)または窒素
(N2)などのNを含むエッチングガスとエネルギ幅の
狭い単色化したイオンエネルギとを用いて、第1低誘電
率層間絶縁膜2をプラズマエッチングする工程とを備え
ている。
Description
造方法に関し、より特定的には、低誘電率絶縁膜を含む
半導体装置の製造方法に関する。
に伴い、銅配線技術がますます重要になってきている。
そのため、銅配線および低誘電率層間絶縁膜を組み合わ
せたデュアルダマシン(Dual Damascen
e)構造が提案されている。ここで、デュアルダマシン
構造とは、一般的には、絶縁膜に配線溝とコンタクトホ
ール(ビアホール)をエッチングにより形成し、その配
線溝およびコンタクトホールに金属を充填した後、研磨
により余分な堆積部分を除去することにより、埋め込み
配線を形成することによって形成された構造である。
ン構造を含む半導体装置の製造プロセスを説明するため
の断面図である。次に、図21〜図23を参照して、従
来のデュアルダマシン構造を含む半導体装置の製造プロ
セスについて説明する。
プ膜101上に有機ポリマー膜からなる第1低誘電率層
間絶縁膜102を形成する。第1低誘電率層間絶縁膜1
02上の所定領域に、開口部103aを有するSiO2
膜やSi3N4膜などからなるエッチングストッパ膜10
3を形成する。そして、エッチングストッパ膜103を
覆うように、有機ポリマー膜からなる第2低誘電率層間
絶縁膜104を形成する。この後、第2低誘電率層間絶
縁膜104上に、開口部105aを有するSiO2膜や
Si3N4膜などからなるハードマスク105を形成す
る。
105およびエッチングストッパ膜103をマスクとし
て、第2低誘電率層間絶縁膜104および第1低誘電率
層間絶縁膜102をプラズマエッチングする。これによ
り、配線溝107とビアホール(コンタクトホール)1
06とを同時に形成する。
106および配線溝107を埋め込むように銅を充填し
た後、研磨により余分な堆積部分を除去することによっ
て、銅からなる埋め込み配線108を形成する。このよ
うにして、従来のデュアルダマシン構造を含む半導体装
置が形成される。
た従来のデュアルダマシン構造を含む半導体装置の製造
方法では、図22に示したプラズマエッチング工程にお
いて、エッチングストッパ膜103の材料として、第1
低誘電率層間絶縁膜102および第2低誘電率層間絶縁
膜104に対してエッチング選択比の高い材料を用いる
必要がある。このため、従来では、エッチングストッパ
膜103の材料として、誘電率の比較的高いSiO2膜
(誘電率;3.9〜4.5)やSi3N4膜(誘電率;6
〜9)などが用いられていた。この場合、ビアホール1
06の肩落ちを生じさせないためには、SiO2膜など
からなるエッチングストッパ膜103の厚みを大きくす
る必要があった。このため、図23に示した最終的なデ
ュアルダマシン構造において、第1低誘電率層間絶縁膜
102、エッチングストッパ膜103および第2低誘電
率層間絶縁膜104を含む絶縁膜全体の実効誘電率が上
昇してしまうという問題点があった。
ためになされたものであり、この発明の1つの目的は、
エッチングストッパ膜などのエッチングマスク層の厚み
を大きくすることなく、エッチングマスク層と低誘電率
絶縁膜との選択比を高くすることが可能な半導体装置の
製造方法を提供することである。
体装置の製造方法において、エッチングマスク層と低誘
電率絶縁膜とを含む絶縁膜全体の実効誘電率が増加する
のを抑制することである。
に、請求項1による半導体装置の製造方法は、CとHと
を含有するポリマー膜を含む第1絶縁膜を形成する工程
と、第1絶縁膜上の所定領域に、Siを含む第1エッチ
ングマスク層を形成する工程と、第1エッチングマスク
層をマスクとして、窒素を含むエッチングガスと、エネ
ルギ幅の狭い単色化したイオンエネルギとを用いて、第
1絶縁膜をプラズマエッチングする工程とを備えてい
る。
は、Siを含む第1エッチングマスク層をマスクとし
て、窒素を含むエッチングガスと、エネルギ幅の狭い単
色化したイオンエネルギとを用いて、第1絶縁膜をプラ
ズマエッチングすることによって、単色化したイオンエ
ネルギの範囲を調節すれば、容易に、低誘電率絶縁膜な
どの第1絶縁膜と、第1エッチングマスク層との選択比
を高めることができる。これにより、比較的誘電率の高
い材料からなる第1エッチングマスク層の厚みを増加す
る必要がなくなるので、第1絶縁膜および第1エッチン
グマスク層を含む絶縁膜全体の実効誘電率が増加するの
を抑制することができる。
請求項1の構成において、プラズマエッチングする工程
は、アンモニアガス、および、窒素ガスと水素ガスとの
混合ガス,のうちのいずれか一方を含むエッチングガス
と、単色化した200eV以上600eV以下のイオン
エネルギとを用いて、第1絶縁膜をプラズマエッチング
する工程を含む。このように構成すれば、低誘電率絶縁
膜などの第1絶縁膜と、第1エッチングマスク層との選
択比を約5以上に高めることができる。
請求項1の構成において、プラズマエッチングする工程
は、窒素ガスを含むエッチングガスと、単色化した20
0eV以上400eV以下のイオンエネルギとを用い
て、第1絶縁膜をプラズマエッチングする工程を含む。
このように構成すれば、低誘電率絶縁膜などの第1絶縁
膜と、第1エッチングマスク層との選択比を約5以上に
高めることができる。
請求項1〜3のいずれかの構成において、第1エッチン
グマスク層は、Siを含む膜である。このような膜によ
り第1エッチングマスク層を構成すれば、上記のエッチ
ング条件を用いることによって、低誘電率絶縁膜などの
第1絶縁膜と、第1エッチングマスク層との選択比を高
めることができる。
請求項1〜4のいずれかの構成において、プラズマエッ
チングする工程に先だって、第1エッチングマスク層上
に、CとHとを含有するポリマー膜を含む第2絶縁膜を
形成する工程と、第2絶縁膜上の所定領域に、第2エッ
チングマスク層を形成する工程とをさらに備え、プラズ
マエッチングする工程は、第2エッチングマスク層およ
び第1エッチングマスク層をマスクとして、窒素を含む
エッチングガスと、エネルギ幅の狭い単色化したイオン
エネルギとを用いて、第2絶縁膜および第1絶縁膜をプ
ラズマエッチングすることによって、ビアホールと配線
溝とを同時に形成する工程を含む。このように構成すれ
ば、低誘電率絶縁膜などの第1絶縁膜および第2絶縁膜
と、第1エッチングマスク層との選択比を高めることが
できるので、比較的高い誘電率を有する材料からなる第
1エッチングマスク層の厚みを増加する必要がなくな
る。これにより、第1絶縁膜と第1エッチングマスク層
と第2絶縁膜とを含む絶縁膜全体の実効誘電率が増加す
るのを抑制することができる。その結果、ビアホール
(コンタクトホール)と配線溝とを有する低誘電率の絶
縁膜からなるデュアルダマシン構造を形成することがで
きる。
請求項1〜5のいずれかの構成において、第1絶縁膜
は、誘電率が3.9未満の低誘電率絶縁膜である。
態を図面に基づいて説明する。
第1実施形態によるデュアルダマシン構造を含む半導体
装置の製造プロセスを説明するための断面図である。ま
た、図4および図5は、それぞれ、アンモニア(N
H3)ガスおよび窒素(N2)ガスを用いた場合の、Si
3N4膜、SiO2膜およびSiOCH膜に対するイオン
エネルギとエッチング選択比との関係を示した特性図で
ある。なお、SiOCH膜は、いわゆるSiC膜と呼ば
れる膜を含む。このSiOCH膜の製造方法は、現在、
開発されている段階であり、SiO2にメチル基を混入
させるのが代表的な製造方法である。図6は、アンモニ
ア(NH3)ガスまたは窒素(N2)ガスを用いる場合
の、有機ポリマー膜(GX−3膜)とSi3N4膜とのイ
オンエネルギに対するエッチングイールドの関係を示し
た特性図である。以下、図1〜図6を参照して、第1実
施形態によるデュアルダマシン構造を含む半導体装置の
製造プロセスについて説明する。
膜1上に、たとえば、ハネウェルエレクトリックマテリ
アル社製の有機ポリマー膜であるGX−3(登録商標)
膜からなる第1低誘電率層間絶縁膜2を約700nmの
厚みで形成する。そして、第1低誘電率層間絶縁膜2上
に、開口部3aを有するSi3N4、SiO2またはSi
OCHのいずれかからなるエッチングストッパ膜3を約
70nm〜約200nmの厚みで形成する。この後、エ
ッチングストッパ膜3上に、GX−3膜からなる第2低
誘電率層間絶縁膜4を約400nmの厚みで形成する。
そして、第2低誘電率層間絶縁膜4上に、Si3N4膜、
SiO2膜またはSiOCH膜からなる開口部5aを有
するハードマスク5を約70nm〜約200nmの厚み
で形成する。
の「第1エッチングマスク層」の一例であり、ハードマ
スク5は、本発明の「第2エッチングマスク層」の一例
である。また、第1低誘電率層間絶縁膜2および第2低
誘電率層間絶縁膜4は、それぞれ、本発明の「第1絶縁
膜」および「第2絶縁膜」の一例である。
およびエッチングストッパ膜3をマスクとして、第2低
誘電率層間絶縁膜4および第1低誘電率層間絶縁膜2を
プラズマエッチングすることによって、配線溝7および
ビアホール(コンタクトホール)6を形成する。
スでは、アンモニア(NH3)ガスをエッチングガスと
して用いるとともに、エネルギ幅を狭くした単色化され
た約200eV以上約600eV以下のイオンエネルギ
で、プラズマエッチングを行う。アンモニア(NH3)
ガスを用いる場合に、イオンエネルギを約200eV以
上約600eV以下に設定するのは以下の理由による。
なように、イオンエネルギを約600eV以下に設定す
ると、アンモニア(NH3)ガスをエッチングガスとし
て用いる場合に、Si3N4膜、SiO2膜またはSiO
CH膜からなるエッチングストッパ膜3と、GX−3膜
からなる第1低誘電率層間絶縁膜2および第2低誘電率
層間絶縁膜4との選択比を約5以上と高くすることがで
きる。また、図6に示した特性図から、アンモニア(N
H3)ガスをエッチングガスとして用いる場合に、GX
−3膜からなる第1低誘電率層間絶縁膜2および第2低
誘電率層間絶縁膜4に対してある程度のエッチングイー
ルド(エッチング速度)を得るためには、約200eV
以上のイオンエネルギが必要である。上記した理由によ
り、第1実施形態では、アンモニア(NH3)ガスを用
いる場合に、イオンエネルギを約200eV以上約60
0eV以下に設定している。
を行うことによって、約5以上の高い選択比を得ること
ができるので、エッチングストッパ膜3の膜厚を薄くす
ることが可能となる。これにより、エッチングストッパ
膜3の膜厚の増加に起因して第1低誘電率層間絶縁膜2
とエッチングストッパ膜3と第2低誘電率層間絶縁膜4
とを含む絶縁膜全体の実効誘電率が増加するのを抑制す
ることができる。
ガスを用いてもよい。この場合には、約200eV以上
約400eV以下の単色化されたイオンエネルギを用い
てプラズマエッチングを行う。窒素(N2)ガスを用い
る場合に、イオンエネルギを約200eV以上約400
eV以下に設定するのは以下の理由による。
なように、イオンエネルギを約400eV以下に設定す
ると、窒素(N2)ガスをエッチングガスとして用いる
場合に、Si3N4膜、SiO2膜またはSiOCH膜か
らなるエッチングストッパ膜3と、GX−3膜からなる
第1低誘電率層間絶縁膜2および第2低誘電率層間絶縁
膜4との選択比を約5以上と高くすることができる。ま
た、図6に示した特性図から、窒素(N2)ガスをエッ
チングガスとして用いる場合に、GX−3膜からなる第
1低誘電率層間絶縁膜2および第2低誘電率層間絶縁膜
4に対してある程度のエッチングイールド(エッチング
速度)を得るためには、約200eV以上のイオンエネ
ルギが必要である。上記した理由により、窒素(N2)
ガスを用いる場合には、イオンエネルギを約200eV
以上約400eV以下に設定するのが好ましい。
ンモニア(NH3)ガスまたは窒素(N2)ガス中のNを
含むイオン(NHX +)が第1低誘電率層間絶縁膜2およ
び第2低誘電率層間絶縁膜4を構成するポリマー膜(G
X−3膜)中の炭素と化学反応することによって、エッ
チングが促進される。このエッチングでは、図6に示す
ように、約100eVからエッチングイールド(エッチ
ング速度)が加速し、イオンエネルギの増加とともにエ
ッチングイールド(エッチング速度)が急激に増加す
る。そして、アンモニア(NH3)ガスの場合は、約4
00eVでエッチングイールド(エッチング速度)が飽
和する。また、窒素(N2)ガスの場合は、約200e
Vでエッチングイールド(エッチング速度)が飽和す
る。
ストッパ膜3では、図6に示すように、アンモニア(N
H3)ガスおよび窒素(N2)ガスに対して、イオンエネ
ルギの増加に伴ってエッチングイールド(エッチング速
度)が単調増加する。したがって、第1低誘電率層間絶
縁膜2および第2低誘電率層間絶縁膜4に対するエッチ
ングストッパ膜3の選択比は、イオンエネルギが低いほ
ど高いことがわかる。このことから、選択比を高くする
ことのみを考えれば、イオンエネルギは低いほどよい。
ただし、エッチングイールド(エッチング速度)を大き
くするためには、上記したように、アンモニア(N
H3)ガスの場合は、エッチングイールドが飽和する約
400eV以上のイオンエネルギが好ましく、窒素(N
2)ガスの場合は、エッチングイールドが飽和する約2
00eV以上のイオンエネルギが好ましい。
ら、アンモニア(NH3)ガスの場合に、選択比を約5
以上に高め、かつ、エッチングイールド(エッチング速
度)を大きくするためには、アンモニア(NH3)ガス
の場合は、約400eV以上約600eV以下のイオン
エネルギに設定するのが好ましい。また、図5および図
6の特性図から、窒素(N2)ガスの場合に、選択比を
約5以上に高め、かつ、エッチングイールド(エッチン
グ速度)を大きくするためには、約200eV以上約4
00eV以下のイオンエネルギに設定するのが好まし
い。
ス、窒素(N2)ガスおよびアンモニア(NH3)ガスを
エッチングガスとして用いて、Si3N4膜、SiO2膜
およびSiOCH膜をそれぞれエッチングした場合のイ
オンエネルギと規格化されたエッチングレートとの関係
を示した特性図であり、図中の直線の傾きが小さいほど
エッチングされにくいことを示している。この観点で図
7〜図9を比較すると、アンモニア(NH3)ガスおよ
び窒素(N2)ガスに対しては、Si3N4膜が最もエッ
チングされにくいことがわかる。また、アルゴン(A
r)ガス、窒素(N 2)ガスおよびアンモニア(NH3)
ガスの中では、アンモニア(NH3)ガスを用いる場合
が最もエッチングされにくいことがわかる。これによ
り、Si3N4膜からなるエッチングストッパ膜3をアン
モニア(NH3)ガスを用いてエッチングするのが、最
もエッチングレートが低く、かつ、選択比が高くなるこ
とがわかる。
導体装置の製造方法に用いるプラズマエッチング装置を
示した概略図であり、図11は、図10に示した第1実
施形態によるプラズマエッチング装置のイオンエネルギ
の分布状態を示した特性図である。次に、図10および
図11を参照して、図2に示したエッチング工程におい
て、単色化されたイオンエネルギを生成するための第1
実施形態によるプラズマエッチング装置の構成について
説明する。
グ装置は、図10に示すように、高真空チャンバからな
る試料室11と、試料室11とオリフィス12を介して
結合されたプラズマ源13とを備えている。プラズマ源
13には、DCバイアス電源14が接続されている。ま
た、試料室11内には、基板15が設置されている。
プラズマ電位Vpは、チャンバに対してプラスの電位
(通常数十V)を持つ。イオンエネルギは、正確には、
イオンを加速するVbiasにこのプラズマ電位Vpを
加えた値をとる。
源13に印加するバイアスによって決まるので、バイア
スをDC電圧Vbiasとする場合、イオンエネルギの
中心は、e(Vp+Vbias)となり、その分布は、
図11に示すようなエネルギ幅の狭い単色化された分布
になる。
イオンエネルギe(Vp+Vbias)を約200eV
以上約600eV以下の範囲に設定する。これにより、
図4に示した特性図から、Si3N4膜、SiO2膜また
はSiOCH膜からなるエッチングストッパ膜3と、G
X−3膜からなる第1低誘電率層間絶縁膜2および第2
低誘電率層間絶縁膜4との選択比を約5以上の高選択比
にすることができる。また、窒素(N2)ガスを用いる
場合には、イオンエネルギe(Vp+Vbias)を約
200eV以上約400eV以下の範囲に設定する。こ
れにより、図5に示した特性図から、Si3N4膜、Si
O2膜またはSiOCH膜からなるエッチングストッパ
膜3と、GX−3膜からなる第1低誘電率層間絶縁膜2
および第2低誘電率層間絶縁膜4との選択比を約5以上
の高選択比にすることができる。
イールド(エッチング速度)を得る必要がある場合に
は、アンモニア(NH3)ガスを用いるときには、イオ
ンエネルギe(Vp+Vbias)を約400eV以上
約600eV以下、窒素(N2)ガスを用いるときに
は、イオンエネルギe(Vp+Vbias)を約200
eV以上約400eV以下に設定するのが好ましい。
びプラズマエッチング装置を用いて、図2に示したビア
ホール6および配線溝7を形成した後、図3に示す工程
によりデュアルダマシン構造を形成する。すなわち、ビ
アホール6および配線溝7に銅を充填した後、研磨によ
り余分な堆積部分を除去することによって銅からなる埋
め込み配線8を形成する。これにより、第1実施形態に
よるデュアルダマシン構造を含む半導体装置が完成され
る。
実施形態による半導体装置の製造方法に用いるプラズマ
エッチング装置の構成を示した概略図であり、図13
は、本発明の第2実施形態によるチャンバに対する基板
電位の様子を示した図である。図14は、図12に示し
た第2実施形態によるプラズマエッチング装置を用いた
場合のイオンエネルギの分布状態を示した特性図であ
る。この第2実施形態では、図10に示した第1実施形
態によるプラズマエッチング装置とは異なるプラズマエ
ッチング装置を用いて単色化されたイオンエネルギを生
成する場合について説明する。
るプラズマエッチング装置は、高真空チャンバ21と、
高真空チャンバ21内の基板24に接続されたキャパシ
タ22と、キャパシタ22に接続された高周波電源23
とを備えている。この第2実施形態によるプラズマエッ
チング装置は、基板24にバイアス用の高周波電圧Vr
f・sin2πftを印加するプラズマエッチング装置
である。
25と基板24との間の電界領域(シース)をイオンが
通過する通過時間に対してバイアス電圧Vrf・sin
2πftの周波数fが1MHzよりも低い場合、バイア
ス電圧の山でイオンがシースに入射するとエネルギは最
小(eVp)になり、バイアス電圧の谷でイオンがシー
スに入射するとエネルギは最高(e(Vp+2Vr
f))になる。すなわち、図14に示すように、イオン
エネルギの幅は、2eVrfに渡るとともに、その両端
近くにエネルギの2つのピークが存在する。この場合、
低エネルギイオンは、エッチングへの寄与が小さいの
で、無視することができる。したがって、この第2実施
形態では、2Vrf側の高エネルギピークのイオンエネ
ルギを単色化されたイオンエネルギとして用いる。
ニア(NH3)ガスを用いる場合には、高エネルギピー
クのイオンエネルギの値を、約200eV以上約600
eV以下の値に設定する。これにより、図4に示した特
性図から、Si3N4膜、SiO2膜またはSiOCH膜
からなるエッチングストッパ膜3と、GX−3膜からな
る第1低誘電率層間絶縁膜2および第2低誘電率層間絶
縁膜4との選択比を約5以上の高選択比にすることがで
きる。また、エッチングガスとして窒素(N2)ガスを
用いる場合には、約200eV以上約400eV以下に
高エネルギピークのイオンエネルギを設定する。これに
より、図5に示した特性図から、Si3N4膜、SiO2
膜またはSiOCH膜からなるエッチングストッパ膜3
と、GX−3膜からなる第1低誘電率層間絶縁膜2およ
び第2低誘電率層間絶縁膜4との選択比を約5以上の高
選択比にすることができる。
イールド(エッチング速度)を得る必要がある場合に
は、アンモニア(NH3)ガスを用いるときには、高エ
ネルギピークのイオンエネルギの値を約400eV以上
約600eV以下、窒素(N2)ガスを用いるときに
は、高エネルギピークのイオンエネルギの値を約200
eV以上約400eV以下に設定するのが好ましい。
実施形態による半導体装置の製造方法に用いるプラズマ
エッチング装置の構成を示した概略図であり、図16
は、本発明の第3実施形態によるチャンバに対する基板
電位の様子を示した図である。また、図17は、図15
に示した第3実施形態によるプラズマエッチング装置を
用いた場合のイオンエネルギの分布状態を示した特性図
である。図15〜図17を参照して、この第3実施形態
によるプラズマエッチング装置では、図12に示した第
2実施形態によるプラズマエッチング装置と同様のプラ
ズマエッチング装置を用いる。ただし、この第3実施形
態のプラズマエッチング装置では、高周波電源23aの
バイアス周波数を高くする。
マエッチング装置は、上記した第2実施形態と同様、基
板24にバイアス用の高周波を印加するプラズマエッチ
ング装置である。この場合、イオンのエネルギを制御す
るために、高周波電源23aから、キャパシタ22を介
して、基板24に、10MHz以上の高いバイアス周波
数f1を有する高周波電圧Vrf・sin2πf1tを印
加する。このようにバイアス周波数を高くすると、イオ
ンがプラズマ領域25と基板24との間の電界領域(シ
ース)を通過する間に、イオンは加速と減速との力を受
ける。この場合、イオンは、高周波では加速されずに、
基板24に帯電する電荷によって決まる電圧Vdcによ
って加速される。この電圧Vdcの値は、イオンを引き
込むように、チャンバに対して負の値になる。
Vdc|)となる。このe(Vp+|Vdc|)を、ア
ンモニア(NH3)ガスを用いる場合には、約200e
V以上約600eV以下に設定する。これにより、図4
に示した特性図から、Si3N4膜、SiO2膜またはS
iOCH膜からなるエッチングストッパ膜3と、GX−
3膜からなる第1低誘電率層間絶縁膜2および第2低誘
電率層間絶縁膜4との選択比を約5以上の高選択比にす
ることができる。また、エッチングガスとして窒素(N
2)ガスを用いる場合には、e(Vp+|Vdc|)の
値を、約200eV以上約400eV以下に設定する。
これにより、図5に示した特性図から、Si3N4膜、S
iO2膜またはSiOCH膜からなるエッチングストッ
パ膜3と、GX−3膜からなる第1低誘電率層間絶縁膜
2および第2低誘電率層間絶縁膜4との選択比を約5以
上の高選択比にすることができる。
イールド(エッチング速度)を得る必要がある場合に
は、アンモニア(NH3)ガスを用いるときには、e
(Vp+|Vdc|)の値を約400eV以上約600
eV以下、窒素(N2)ガスを用いるときには、e(V
p+|Vdc|)の値を約200eV以上約400eV
以下に設定するのが好ましい。
実施形態による半導体装置の製造方法に用いるプラズマ
エッチング装置の構成を示した概略図であり、図19
は、本発明の第4実施形態によるチャンバに対する基板
電位の様子を示した図である。また、図20は、図18
に示した第4実施形態によるプラズマエッチング装置を
用いた場合のイオンエネルギの分布状態を示した特性図
である。
るプラズマエッチング装置は、高真空チャンバ31と、
基板34に接続されたパルス電源33とを備えている。
図18に示した第4実施形態によるプラズマエッチング
装置において、パルスバイアスを基板34に印加する。
なお、プラズマエッチング装置においてパルスバイアス
を印加することは、特開平9−27399号公報などに
開示されている。
に示すようなパルスを導入することによって、イオンエ
ネルギは、図20に示すように、e(Vp+|VPL
|)となる。このe(Vp+|VPL|)の値を、アン
モニア(NH3)を用いる場合には、約200eV以上
約600eVの範囲に設定する。これにより、図4に示
した特性図から、Si3N4膜、SiO2膜またはSiO
CH膜からなるエッチングストッパ膜3と、GX−3膜
からなる第1低誘電率層間絶縁膜2および第2低誘電率
層間絶縁膜4との選択比を約5以上の高選択比にするこ
とができる。また、エッチングガスとして窒素(N2)
ガスを用いる場合には、e(Vp+|VPL|)の値
を、約200eV以上約400eV以下に設定する。こ
れにより、図5に示した特性図から、Si3N4膜、Si
O2膜またはSiOCH膜からなるエッチングストッパ
膜3と、GX−3膜からなる第1低誘電率層間絶縁膜2
および第2低誘電率層間絶縁膜4との選択比を約5以上
の高選択比にすることができる。
イールド(エッチング速度)を得る必要がある場合に
は、アンモニア(NH3)ガスを用いるときには、e
(Vp+|VPL|)の値を約400eV以上約600
eV以下、窒素(N2)ガスを用いるときには、e(V
p+|VPL|)の値を約200eV以上約400eV
以下に設定するのが好ましい。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。
ストッパ膜3として、Si3N4膜、SiO2膜またはS
iOCH膜を用いた例を示したが、本発明はこれに限ら
ず、Siを含む膜であれば他の膜からなるエッチングス
トッパ膜を用いても同様の効果を得ることができる。
間絶縁膜2および第2低誘電率層間絶縁膜4を構成する
有機ポリマー膜として、ハネウェルエレクトリックマテ
リアル社製のGX−3(登録商標)膜を用いた例を示し
たが、本発明はこれに限らず、CとHとを含むポリマー
膜であれば、他のポリマー膜を用いても同様の効果を得
ることができる。
チングガスとして、アンモニア(NH3)ガスまたは窒
素(N2)ガスを用いた例を示したが、本発明はこれに
限らず、窒素を含む他のガスを用いてもよい。たとえ
ば、窒素と水素との混合ガス(N 2/H2)(水素の混合
比が20%〜90%の範囲)を用いてもよい。この窒素
と水素との混合ガス(N2/H2)を用いる場合には、ア
ンモニア(NH3)ガスと同様のイオンエネルギなどの
エッチング条件を用いればよい。
ン構造を形成する際のエッチングプロセスに例をとって
説明したが、本発明はこれに限らず、Siを含む膜から
なるエッチングストッパ膜(エッチングマスク層)と、
有機ポリマー膜からなる低誘電率絶縁膜とを含む他の構
造のエッチングプロセスにも適用可能である。
率絶縁膜などの絶縁膜とエッチングマスク層との選択比
を高めることができるので、エッチングストッパ膜など
のエッチングマスク層の厚みを薄くすることができる。
その結果、配線の実効誘電率を低くすることが可能な半
導体装置の製造方法を提供することができる。
プロセスを説明するための断面図である。
プロセスを説明するための断面図である。
プロセスを説明するための断面図である。
i3N4膜、SiO2膜およびSiOCH膜に対するイオ
ンエネルギとエッチング選択比との関係を示した特性図
である。
4膜、SiO2膜およびSiOCH膜に対するイオンエネ
ルギとエッチング選択比との関係を示した特性図であ
る。
スを用いる場合の、有機ポリマー膜(GX−3膜)とS
i3N4膜とのイオンエネルギに対するエッチングイール
ドの関係を示した特性図である。
をエッチングガスとして用いてSi3N4膜をエッチング
した場合のイオンエネルギと規格化されたエッチングレ
ートとの関係を示した特性図である。
をエッチングガスとして用いてSiO2膜をエッチング
した場合のイオンエネルギと規格化されたエッチングレ
ートとの関係を示した特性図である。
をエッチングガスとして用いてSiOCH膜をエッチン
グした場合のイオンエネルギと規格化されたエッチング
レートとの関係を示した特性図である。
造方法に用いるプラズマエッチング装置を示した概略図
である。
エッチング装置を用いた場合のイオンエネルギの分布状
態を示した特性図である。
造方法に用いるプラズマエッチング装置の構成を示した
概略図である。
る基板電位の様子を示した図である。
エッチング装置を用いた場合のイオンエネルギの分布状
態を示した特性図である。
造方法に用いるプラズマエッチング装置の構成を示した
概略図である。
る基板電位の様子を示した図である。
エッチング装置を用いた場合のイオンエネルギの分布状
態を示した特性図である。
造方法に用いるプラズマエッチング装置の構成を示した
概略図である。
る基板電位の様子を示した図である。
エッチング装置におけるイオンエネルギの分布状態を示
した特性図である。
置の製造プロセスを説明するための断面図である。
置の製造プロセスを説明するための断面図である。
置の製造プロセスを説明するための断面図である。
Claims (6)
- 【請求項1】 CとHとを含有するポリマー膜を含む第
1絶縁膜を形成する工程と、 前記第1絶縁膜上の所定領域に、Siを含む第1エッチ
ングマスク層を形成する工程と、 前記第1エッチングマスク層をマスクとして、窒素を含
むエッチングガスと、エネルギ幅の狭い単色化したイオ
ンエネルギとを用いて、前記第1絶縁膜をプラズマエッ
チングする工程とを備えた、半導体装置の製造方法。 - 【請求項2】 前記プラズマエッチングする工程は、 アンモニアガス、および、窒素ガスと水素ガスとの混合
ガス,のうちのいずれか一方を含むエッチングガスと、
単色化した200eV以上600eV以下のイオンエネ
ルギとを用いて、前記第1絶縁膜をプラズマエッチング
する工程を含む、請求項1に記載の半導体装置の製造方
法。 - 【請求項3】 前記プラズマエッチングする工程は、 窒素ガスを含むエッチングガスと、単色化した200e
V以上400eV以下のイオンエネルギとを用いて、前
記第1絶縁膜をプラズマエッチングする工程を含む、請
求項1に記載の半導体装置の製造方法。 - 【請求項4】 前記第1エッチングマスク層は、Siを
含む膜である、請求項1〜3のいずれか1項に記載の半
導体装置の製造方法。 - 【請求項5】 前記プラズマエッチングする工程に先だ
って、 前記第1エッチングマスク層上に、CとHとを含有する
ポリマー膜を含む第2絶縁膜を形成する工程と、 前記第2絶縁膜上の所定領域に、第2エッチングマスク
層を形成する工程とをさらに備え、 前記プラズマエッチングする工程は、 前記第2エッチングマスク層および前記第1エッチング
マスク層をマスクとして、窒素を含むエッチングガス
と、エネルギ幅の狭い単色化したイオンエネルギとを用
いて、前記第2絶縁膜および前記第1絶縁膜をプラズマ
エッチングすることによって、ビアホールと配線溝とを
同時に形成する工程を含む、請求項1〜4のいずれか1
項に記載の半導体装置の製造方法。 - 【請求項6】 前記第1絶縁膜は、誘電率が3.9未満
の低誘電率絶縁膜である、請求項1〜5のいずれか1項
に記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002077862A JP2003282535A (ja) | 2002-03-20 | 2002-03-20 | 半導体装置の製造方法 |
TW092103752A TW586160B (en) | 2002-03-20 | 2003-02-24 | Method of fabricating semiconductor device having low dielectric constant insulator film |
KR1020030017041A KR100583718B1 (ko) | 2002-03-20 | 2003-03-19 | 저유전율 절연막을 포함하는 반도체 장치의 제조 방법 |
CNB031076475A CN1285113C (zh) | 2002-03-20 | 2003-03-19 | 含低介电常数绝缘膜的半导体装置的制造方法 |
US10/391,022 US6790766B2 (en) | 2002-03-20 | 2003-03-19 | Method of fabricating semiconductor device having low dielectric constant insulator film |
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JP2003282535A true JP2003282535A (ja) | 2003-10-03 |
Family
ID=28035543
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002077862A Pending JP2003282535A (ja) | 2002-03-20 | 2002-03-20 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6790766B2 (ja) |
JP (1) | JP2003282535A (ja) |
KR (1) | KR100583718B1 (ja) |
CN (1) | CN1285113C (ja) |
TW (1) | TW586160B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013149915A (ja) * | 2012-01-23 | 2013-08-01 | Tokyo Electron Ltd | エッチング方法及びエッチング装置 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4454242B2 (ja) * | 2003-03-25 | 2010-04-21 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
JP2008053507A (ja) * | 2006-08-25 | 2008-03-06 | Matsushita Electric Ind Co Ltd | ドライエッチング方法 |
JP5864879B2 (ja) | 2011-03-31 | 2016-02-17 | 東京エレクトロン株式会社 | 基板処理装置及びその制御方法 |
JP6037914B2 (ja) * | 2013-03-29 | 2016-12-07 | 富士フイルム株式会社 | 保護膜のエッチング方法およびテンプレートの製造方法 |
CN104681406B (zh) * | 2013-11-29 | 2020-03-31 | 中微半导体设备(上海)股份有限公司 | 等离子体刻蚀方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4983253A (en) * | 1988-05-27 | 1991-01-08 | University Of Houston-University Park | Magnetically enhanced RIE process and apparatus |
US5254213A (en) * | 1989-10-25 | 1993-10-19 | Matsushita Electric Industrial Co., Ltd. | Method of forming contact windows |
US5728261A (en) * | 1995-05-26 | 1998-03-17 | University Of Houston | Magnetically enhanced radio frequency reactive ion etching method and apparatus |
JP3085151B2 (ja) | 1995-07-13 | 2000-09-04 | 株式会社日立製作所 | プラズマ処理方法および装置 |
DE19641288A1 (de) * | 1996-10-07 | 1998-04-09 | Bosch Gmbh Robert | Verfahren zum anisotropen Plasmaätzen verschiedener Substrate |
US6143476A (en) * | 1997-12-12 | 2000-11-07 | Applied Materials Inc | Method for high temperature etching of patterned layers using an organic mask stack |
US6194128B1 (en) * | 1998-09-17 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Method of dual damascene etching |
JP2000286254A (ja) * | 1999-03-31 | 2000-10-13 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US6143667A (en) * | 1999-06-28 | 2000-11-07 | Micron Technology, Inc. | Method and apparatus for using photoemission to determine the endpoint of an etch process |
-
2002
- 2002-03-20 JP JP2002077862A patent/JP2003282535A/ja active Pending
-
2003
- 2003-02-24 TW TW092103752A patent/TW586160B/zh not_active IP Right Cessation
- 2003-03-19 KR KR1020030017041A patent/KR100583718B1/ko not_active IP Right Cessation
- 2003-03-19 US US10/391,022 patent/US6790766B2/en not_active Expired - Lifetime
- 2003-03-19 CN CNB031076475A patent/CN1285113C/zh not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013149915A (ja) * | 2012-01-23 | 2013-08-01 | Tokyo Electron Ltd | エッチング方法及びエッチング装置 |
Also Published As
Publication number | Publication date |
---|---|
TW586160B (en) | 2004-05-01 |
KR20030076364A (ko) | 2003-09-26 |
US6790766B2 (en) | 2004-09-14 |
KR100583718B1 (ko) | 2006-05-26 |
CN1285113C (zh) | 2006-11-15 |
CN1445836A (zh) | 2003-10-01 |
US20030181067A1 (en) | 2003-09-25 |
TW200304675A (en) | 2003-10-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040702 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041213 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061101 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070213 |