KR20030076364A - 저유전율 절연막을 포함하는 반도체 장치의 제조 방법 - Google Patents

저유전율 절연막을 포함하는 반도체 장치의 제조 방법 Download PDF

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Abstract

에칭 스토퍼막 등의 에칭 마스크층의 두께를 증가시키지 않고, 저유전율 절연막과 에칭 마스크층과의 선택비를 높이는 것이 가능한 반도체 장치의 제조 방법이 얻어진다. 이 반도체 장치의 제조 방법은 C와 H를 함유하는 폴리머막을 포함하는 제1 절연막(2)을 형성하는 공정과, 제1 절연막(2)상의 소정 영역에 Si를 포함하는 제1 에칭 마스크층(3)을 형성하는 공정과, 제1 에칭 마스크층(3)을 마스크로 하여 질소를 포함하는 에칭 가스와, 에너지 폭이 좁은 단색화한 이온 에너지를 이용하여 제1 절연막(2)을 플라즈마 에칭하는 공정을 구비하고 있다.

Description

저유전율 절연막을 포함하는 반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE HAVING LOW DIELECTRIC CONSTANT INSULATOR FILM}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는 저유전율 절연막을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 집적 회로의 고속화 요구에 수반하여 구리 배선 기술이 점차 중요해지고 있다. 그 때문에, 구리 배선 및 저유전율 층간 절연막을 조합한 듀얼 다마신(Dual Damascene) 구조가 제안되어 있다. 여기서, 듀얼 다마신 구조란 일반적으로는 절연막에 배선홈과 컨택트홀(비아홀)을 에칭에 의해 형성하고, 그 배선홈 및 컨택트홀에 금속을 충전한 후 연마에 의해 여분의 퇴적 부분을 제거함에 따라 매립 배선을 형성함으로써 형성된 구조이다.
도 21∼도 23은 종래의 듀얼 다마신 구조를 포함하는 반도체 장치의 제조 프로세스를 설명하기 위한 단면도이다. 다음에, 도 21∼도 23을 참조하여, 종래의 듀얼 다마신 구조를 포함하는 반도체 장치의 제조 프로세스에 대하여 설명한다.
우선, 도 21에 도시한 바와 같이, 메탈 캡 배리어막(101)상에 유기 폴리머막으로 이루어지는 제1 저유전율 층간 절연막(102)을 형성한다. 제1 저유전율 층간 절연막(102) 상의 소정 영역에 개구부(103a)를 갖는 SiO2막이나 Si3N4막 등으로 이루어지는 에칭 스토퍼막(103)을 형성한다. 그리고, 에칭 스토퍼막(103)을 덮도록 유기 폴리머막으로 이루어지는 제2 저유전율 층간 절연막(104)을 형성한다. 이 후, 제2 저유전율 층간 절연막(104)상에 개구부(105a)를 갖는 SiO2막이나 Si3N4막 등으로 이루어지는 하드 마스크(105)를 형성한다.
다음에, 도 22에 도시한 바와 같이, 하드 마스크(105) 및 에칭 스토퍼막(103)을 마스크로 하여 제2 저유전율 층간 절연막(104) 및 제1 저유전율 층간 절연막(102)을 플라즈마 에칭한다. 이에 따라, 배선홈(107)과 비아홀(컨택트홀)(106)을 동시에 형성한다.
이 후, 도 23에 도시한 바와 같이, 비아홀(106) 및 배선홈(107)을 매립하도록 구리를 충전한 후, 연마에 의해 여분의 퇴적 부분을 제거함으로써 구리로 이루어지는 매립 배선(108)을 형성한다. 이와 같이 하여, 종래의 듀얼 다마신 구조를 포함하는 반도체 장치가 형성된다.
그러나, 상기한 종래의 듀얼 다마신 구조를 포함하는 반도체 장치의 제조 방법에서는 도 22에 도시한 플라즈마 에칭 공정에서 에칭 스토퍼막(103)의 재료로서 제1 저유전율 층간 절연막(102) 및 제2 저유전율 층간 절연막(104)에 대하여 에칭 선택비가 높은 재료를 이용할 필요가 있다. 이 때문에, 종래에는 에칭 스토퍼막(103)의 재료로서 유전율이 비교적 높은 SiO2막(유전율; 3.9∼4.5)이나 Si3N4막(유전율; 6∼9) 등이 이용되고 있었다. 이 경우, 비아홀(106)의 함몰이 생기지 않게 하기 위해서는 SiO2막 등으로 이루어지는 에칭 스토퍼막(1O3)의 두께를 크게 할 필요가 있었다. 이 때문에, 도 23에 도시한 최종적인 듀얼 다마신 구조에서 제1 저유전율 층간 절연막(102), 에칭 스토퍼막(103) 및 제2 저유전율 층간 절연막(104)을 포함하는 절연막 전체의 실효 유전율이 상승한다는 문제점이 있었다.
본 발명의 하나의 목적은, 에칭 스토퍼막 등의 에칭 마스크층의 두께를 크게 하지 않고, 에칭 마스크층과 저유전율 절연막과의 에칭 선택비를 높게 하는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 하나의 목적은 상기 한 반도체 장치의 제조 방법에 있어서, 에칭 마스크층과 저유전율 절연막을 포함하는 절연막 전체의 실효 유전율이 증가하는 것을 억제하는 것이다.
상기 목적을 달성하기 위해서, 본 발명의 제1 국면에 의한 반도체 장치의 제조 방법은, C와 H를 함유하는 폴리머막을 포함하는 제1 절연막(2)을 형성하는 공정과, 제1 절연막(2)상의 소정 영역에 Si를 포함하는 제1 에칭 마스크층(3)을 형성하는 공정과, 제1 에칭 마스크층(3)을 마스크로 하여 질소를 포함하는 에칭 가스의 플라즈마와 에너지 폭이 좁은 단색화된 이온 에너지를 이용하여 상기 제1 절연막(2)을 플라즈마 에칭하는 공정을 구비하고 있다.
이 제1 국면에 의한 반도체 장치의 제조 방법에서는, Si를 포함하는 제1 에칭 마스크층을 마스크로 하여 질소를 포함하는 에칭 가스와 에너지 폭이 좁은 이온을 이용하여 제1 절연막을 플라즈마 에칭함으로써 단색화한 이온 에너지의 범위를 조절하면, 용이하게 저유전율 절연막 등의 제1 절연막과 제1 에칭 마스크층과의 에칭 선택비를 높일 수 있다. 이에 따라, 비교적 유전율이 높은 재료로 이루어지는 제1 에칭 마스크층의 두께를 증가시킬 필요가 없어지기 때문에, 제1 절연막 및 제1 에칭 마스크층을 포함하는 절연막 전체의 실효 유전율이 증가하는 것을 억제할 수 있다.
상기 제1 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는 플라즈마 에칭하는 공정은, 암모니아 가스, 및 질소 가스와 수소 가스의 혼합 가스 중의 어느 한쪽을 포함하는 에칭 가스와, 단색화한 200eV 이상 600eV 이하의 이온 에너지를 이용하여 제1 절연막에 대해 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면 저유전율 절연막 등의 제1 절연막과 제1 에칭 마스크층과의 에칭 선택비를 약 5 이상으로 높일 수 있다.
이 경우, 바람직하게는, 플라즈마 에칭 공정은, 암모니아 가스, 및 질소 가스와 수소 가스의 혼합 가스 중의 어느 한쪽을 포함하는 에칭 가스와, 단색화한 400eV 이상 600eV 이하의 이온 에너지를 이용하여 제1 절연막에 대해 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면, 저유전율 절연막 등의 제1 절연막과 제1 에칭 마스크층과의 에칭 선택비를 약 5 이상으로 높일 수 있을 뿐만 아니라 에칭 속도를 크게 할 수 있다.
상기 제1 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 플라즈마 에칭 공정은, 질소 가스를 포함하는 에칭 가스와 단색화한 200eV 이상 400eV 이하의 이온 에너지를 이용하여 제1 절연막에 대해 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면, 저유전율 절연막 등의 제1 절연막과 제1 에칭 마스크층과의 에칭 선택비를 약 5 이상으로 높일 수 있다.
상기 제1 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 제1 에칭 마스크층은 Si를 포함하는 막이다. 이러한 막으로 제1 에칭 마스크층을 구성하면, 상기한 에칭 조건을 이용함으로써 저유전율 절연막 등의 제1 절연막과제1 에칭 마스크층과의 에칭 선택비를 높일 수 있다. 이 경우, 제1 에칭 마스크층은 Si3N4막, SiO2막 및 SiOCH 막으로 이루어지는 그룹에서 선택되는 적어도 1개의 막을 포함하는 것이 바람직하다.
상기 제1 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 제1 에칭 마스크층은 Si3N4막을 포함하고, 플라즈마 에칭 공정은 Si3N4막을 포함하는 제1 에칭 마스크층을 마스크로 하여 암모니아 가스를 포함하는 에칭 가스와, 에너지 폭이 좁은 단색화한 이온 에너지를 이용하여 제1 절연막에 대해 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면, 저유전율 절연막 등의 제1 절연막과 제1 에칭 마스크층과의 에칭 선택비를 보다 높일 수 있다.
상기 제1 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 제1 절연막은 유전율이 3.9 미만인 저유전율 절연막이다. 이와 같이 제1 절연막으로서 저유전율 절연막을 이용하면 배선간 용량을 저감할 수 있다.
상기 제1 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 플라즈마 에칭 공정은, 플라즈마원에 DC 바이어스 전압 Vbias를 인가하는 플라즈마 에칭 장치를 이용하는 경우, 플라즈마 전위를 Vp로 하면, e(Vp+Vbias)로 규정되는 단색화된 이온 에너지로서 이용하여 제1 절연막을 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면, 플라즈마원에 DC 바이어스 전압 Vbias를 인가하는 플라즈마 에칭 장치를 이용하는 경우에, 단색화한 이온 에너지 e(Vp+Vbias)의 범위를 조절함으로써 용이하게 저유전율 절연막 등의 제1 절연막과, 제1 에칭 마스크층과의 에칭 선택비를 높일 수 있다.
상기 제1 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 플라즈마 에칭 공정은, 기판에 고주파 바이어스 전압 Vrf·sin(2πft)를 인가하는 플라즈마 에칭 장치를 이용하는 경우, 플라즈마 전위를 Vp로 하면, e(Vp+2Vrf)로 규정되는 고에너지 피크의 이온 에너지를 단색화된 이온 에너지로서 이용하여, 제1 절연막을 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면, 기판에 고주파 바이어스 전압 Vrf·sin(2πft)를 인가하는 플라즈마 에칭 장치를 이용하는 경우에, 단색화한 이온 에너지 e(Vp+2Vrf)의 범위를 조절함으로써 용이하게 저유전율 절연막 등의 제1 절연막과 제1 에칭 마스크층과의 에칭 선택비를 높일 수 있다.
상기 제1 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 플라즈마 에칭 공정은, 기판에 10MHz 이상의 높은 주파수 f1을 갖는 고주파 바이어스 전압 Vrf·sin(2πf1t)를 인가하는 플라즈마 에칭 장치를 이용하는 경우, 플라즈마 전위를 Vp로 하고, 기판에 대전하는 전하에 의해 결정되는 전압을 Vdc로 하면, e(Vp+｜Vdc｜)로 규정되는 이온 에너지를 단색화된 이온 에너지로서 이용하여 제1 절연막에 대해 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면, 기판에 10MHz 이상의 높은 주파수 f1을 갖는 고주파 바이어스 전압 Vrf·sin(2πf1t)를 인가하는 플라즈마 에칭 장치를 이용하는 경우에, 단색화한 이온 에너지 e(Vp+｜Vdc｜)의 범위를 조절함으로써 용이하게 저유전율 절연막 등의 제1 절연막과 제1 에칭 마스크층과의 에칭 선택비를 높일 수 있다.
상기 제1 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 플라즈마 에칭 공정은, 기판에 펄스 바이어스 전압 VPL을 인가하는 플라즈마 에칭 장치를 이용하는 경우, 플라즈마 전위를 Vp로 하면, e(Vp+｜VPL｜)로 규정되는 이온 에너지를 단색화된 이온 에너지로서 이용하여, 제1 절연막에 대해 플라즈마 에칭 공정을 포함한다. 이와 같이 구성하면, 기판에 펄스 바이어스 전압 VPL을 인가하는 플라즈마 에칭 장치를 이용하는 경우에, 단색화한 이온 에너지 e(Vp+｜VPL｜)의 범위를 조절함으로써 용이하게 저유전율 절연막 등의 제1 절연막과 제1 에칭 마스크층과의 에칭 선택비를 높일 수 있다.
상기 제1 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 플라즈마 에칭 공정에 앞서, 제1 에칭 마스크층 상에 C와 H를 함유하는 폴리머막을 포함하는 제2 절연막을 형성하는 공정과, 제2 절연막 상의 소정 영역에 제2 에칭 마스크층을 형성하는 공정을 더 구비하고, 플라즈마 에칭 공정은, 제2 에칭 마스크층 및 제1 에칭 마스크층을 마스크로 하여, 질소를 포함하는 에칭 가스와 에너지 폭이 좁은 단색화한 이온 에너지를 이용하여 제2 절연막 및 제1 절연막을 플라즈마 에칭함으로써 비아홀과 배선홈을 동시에 형성하는 공정을 포함한다. 이와 같이 구성하면, 저유전율 절연막 등의 제1 절연막 및 제2 절연막과 제1 에칭 마스크층과의 에칭 선택비를 높일 수 있기 때문에, 비교적 높은 유전율을 갖는 재료로 이루어지는 제1 에칭 마스크층의 두께를 증가시킬 필요가 없어진다. 이에 따라, 제1 절연막과 제1 에칭 마스크층과 제2 절연막을 포함하는 절연막 전체의 실효 유전율이 증가하는 것을 억제할 수 있다. 그 결과, 비아홀(컨택트홀)과 배선홈을 갖는 저유전율의 절연막으로 이루어지는 듀얼 다마신 구조를 형성할 수 있다.
이 경우, 제2 절연막은, 유전율이 3.9 미만인 저유전율 절연막인 것이 바람직하다. 이와 같이 제2 절연막으로서 저유전율 절연막을 이용하면 배선간 용량을 저감할 수 있다.
본 발명의 제2 국면에 의한 반도체 장치의 제조 방법은, C와 H를 함유하는 폴리머막을 포함하는 제1 절연막을 형성하는 공정과, 제1 절연막 상의 소정 영역에 Si를 포함하는 제1 에칭 마스크층을 형성하는 공정과, 제1 에칭 마스크층 상에 C와 H를 함유하는 폴리머막을 포함하는 제2 절연막을 형성하는 공정과, 제2 절연막 상의 소정 영역에 제2 에칭 마스크층을 형성하는 공정과, 제2 에칭 마스크층 및 제1 에칭 마스크층을 마스크로 하여 질소를 포함하는 에칭 가스와, 에너지 폭이 좁은 단색화한 이온 에너지를 이용하여 제2 절연막 및 제1 절연막을 플라즈마 에칭함으로써 비아홀과 배선홈을 동시에 형성하는 공정을 구비하고 있다.
이 제2 국면에 의한 반도체 장치의 제조 방법에서는, 상기한 바와 같이, 제2 에칭 마스크층 및 Si를 포함하는 제1 에칭 마스크층을 마스크로 하여 질소를 포함하는 에칭 가스와, 에너지 폭이 좁은 단색화한 이온 에너지를 이용하여 제2 절연막 및 제1 절연막을 플라즈마 에칭함으로써, 단색화한 이온 에너지를 조절하면, 용이하게 저유전율 절연막 등의 제1 절연막 및 제2 절연막과 제1 에칭 마스크층과의 에칭 선택비를 높일 수 있다. 이에 따라, 비교적 높은 유전율을 갖는 재료로 이루어지는 제1 에칭 마스크층의 두께를 증가시킬 필요가 없어지기 때문에, 제1 절연막과 제1 에칭 마스크층과 제2 절연막을 포함하는 절연막 전체의 실효 유전율이 증가하는 것을 억제할 수 있다. 그 결과, 비아홀(컨택트홀)과 배선홈을 갖는 저유전율의 절연막으로 이루어지는 듀얼 다마신 구조를 형성할 수 있다.
상기 제2 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 비아홀과 배선홈을 동시에 형성하는 공정은, 암모니아 가스, 및 질소 가스와 수소 가스의 혼합 가스 중의 어느 한쪽을 포함하는 에칭 가스와, 단색화한 200eV 이상 600eV 이하의 이온 에너지를 이용하여 제2 절연막 및 제1 절연막을 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면, 저유전율 절연막 등으로 이루어지는 제1 절연막 및 제2 절연막과 제1 에칭 마스크층과의 에칭 선택비를 약 5 이상으로 높일 수 있다.
이 경우, 바람직하게는, 비아홀과 배선홈을 동시에 형성하는 공정은, 암모니아 가스, 및 질소 가스와 수소 가스의 혼합 가스 중 어느 한쪽을 포함하는 에칭 가스와, 단색화한 400eV 이상 600eV 이하의 이온 에너지를 이용하여 제2 절연막 및 제1 절연막을 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면, 저유전율 절연막 등으로 이루어지는 제1 절연막 및 제2 절연막과 제1 에칭 마스크층과의 선택비를 약 5 이상으로 높일 수 있을 뿐만 아니라 에칭 속도를 크게 할 수 있다.
상기 제2 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 비아홀과 배선홈을 동시에 형성하는 공정은, 질소 가스를 포함하는 에칭 가스와 단색화한 200eV 이상 400eV 이하의 이온 에너지를 이용하여 제2 절연막 및 제1 절연막을 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면, 저유전율 절연막 등으로 이루어지는 제1 절연막 및 제2 절연막과 제1 에칭 마스크층과의 에칭 선택비를 약 5 이상으로 높일 수 있다.
상기 제2 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 제 1 에칭 마스크층은 Si를 포함하는 막이다. 이러한 막에 의해 제1 에칭 마스크층을 구성하면, 상기한 에칭 조건을 이용함으로써 저유전율 절연막 등의 제1 절연막 및 제2 절연막과 제1 에칭 마스크층과의 에칭 선택비를 높일 수 있다.
상기 제2 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 제1 에칭 마스크층은 Si3N4막을 포함하고, 비아홀과 배선홈을 동시에 형성하는 공정은, 제2 에칭 마스크층 및 Si3N4막을 포함하는 제1 에칭 마스크층을 마스크로 하여 암모니아 가스를 포함하는 에칭 가스와 에너지 폭이 좁은 단색화한 이온 에너지를 이용하여 제2 절연막 및 제1 절연막을 플라즈마 에칭하는 공정을 포함한다. 이와 같이 구성하면, 저유전율 절연막 등의 제1 절연막 및 제2 절연막과 제1 에칭 마스크층과의 에칭 선택비를 보다 높일 수 있다.
상기 제2 국면에 의한 반도체 장치의 제조 방법에 있어서, 바람직하게는, 제 1 절연막 및 제2 절연막은 유전율이 3.9 미만인 저유전율 절연막이다. 이와 같이 제1 절연막 및 제2 절연막으로서 저유전율 절연막을 이용하면, 배선간 용량을 저감시킬 수 있다.
도 1은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도이다.
도 2는 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도이다.
도 3은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도이다.
도 4는 암모니아(NH3) 가스를 이용한 경우의, Si3N4막, SiO2막 및 SiOCH 막에 대한 이온 에너지와 에칭 선택비와의 관계를 나타낸 특성도이다.
도 5는 질소(N2) 가스를 이용한 경우의, Si3N4막, SiO2막 및 SiOCH 막에 대한 이온 에너지와 에칭 선택비와의 관계를 나타낸 특성도이다.
도 6은 암모니아(NH3) 가스 또는 질소(N2) 가스를 이용하는 경우의, 유기 폴리머막(GX-3막)과 Si3N4막의 이온 에너지에 대한 에칭 일드의 관계를 나타낸 특성도이다.
도 7은 아르곤 가스, 질소 가스 및 암모니아 가스를 에칭 가스로서 이용하여 Si3N4막을 에칭한 경우의 이온 에너지와 규격화된 에칭 레이트와의 관계를 나타낸 특성도이다.
도 8은 아르곤 가스, 질소 가스 및 암모니아 가스를 에칭 가스로서 이용하여 SiO2막을 에칭한 경우의 이온 에너지와 규격화된 에칭 레이트와의 관계를 나타낸 특성도이다.
도 9는 아르곤 가스, 질소 가스 및 암모니아 가스를 에칭 가스로서 이용하여 SiOCH 막을 에칭한 경우의 이온 에너지와 규격화된 에칭 레이트와의 관계를 나타낸 특성도이다.
도 10은 본 발명의 제1 실시 형태에 의한 반도체 장치의 제조 방법에 이용하는 플라즈마 에칭 장치를 도시한 개략도이다.
도 11은 도 10에 도시한 제1 실시 형태에 의한 플라즈마 에칭 장치를 이용한 경우의 이온 에너지의 분포 상태를 도시한 특성도이다.
도 12는 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법에 이용하는 플라즈마 에칭 장치의 구성을 도시한 개략도이다.
도 13은 본 발명의 제2 실시 형태에 의한 챔버에 대한 기판 전위의 모습을 도시한 도면이다.
도 14는 도 12에 도시한 제2 실시 형태에 의한 플라즈마 에칭 장치를 이용한 경우의 이온 에너지의 분포 상태를 도시한 특성도이다.
도 15는 본 발명의 제3 실시 형태에 의한 반도체 장치의 제조 방법에 이용하는 플라즈마 에칭 장치의 구성을 도시한 개략도이다.
도 16은 본 발명의 제3 실시 형태에 의한 챔버에 대한 기판 전위의 모습을 도시한 도면이다.
도 17은 도 15에 도시한 제3 실시 형태에 의한 플라즈마 에칭 장치를 이용한 경우의 이온 에너지의 분포 상태를 도시한 특성도이다.
도 18은 본 발명의 제4 실시 형태에 의한 반도체 장치의 제조 방법에 이용하는 플라즈마 에칭 장치의 구성을 도시한 개략도이다.
도 19는 본 발명의 제4 실시 형태에 의한 챔버에 대한 기판 전위의 모습을 도시한 도면이다.
도 20은 도 18에 도시한 제4 실시 형태에 의한 플라즈마 에칭 장치에서의 이온 에너지의 분포 상태를 도시한 특성도이다.
도 21은 종래의 듀얼 다마신 구조를 포함하는 반도체 장치의 제조 프로세스를 설명하기 위한 단면도이다.
도 22는 종래의 듀얼 다마신 구조를 포함하는 반도체 장치의 제조 프로세스를 설명하기 위한 단면도이다.
도 23은 종래의 듀얼 다마신 구조를 포함하는 반도체 장치의 제조 프로세스를 설명하기 위한 단면도이다.
이하, 본 발명을 구체화한 실시 형태를 도면에 기초하여 설명한다.
(제1 실시 형태)
이하, 도 1∼도 6을 참조하여 제1 실시 형태에 의한 듀얼 다마신 구조를 포함하는 반도체 장치의 제조 프로세스에 대하여 설명한다.
우선, 도 1에 도시한 바와 같이, 메탈 캡 배리어막(1) 상에 예를 들면, 바네 웰 일렉트릭 머티리얼사제의 유기 폴리머막인 GX-3(등록상표)막으로 이루어지는 제1 저유전율 층간 절연막(2)을 약 700nm의 두께로 형성한다. 그리고, 제1 저유전율 층간 절연막(2) 상에 개구부(3a)를 갖는 Si3N4, SiO2또는 SiOCH 중 어느 하나로 이루어지는 에칭 스토퍼막(3)을 약 70nm∼약 200nm의 두께로 형성한다. 이 후, 에칭스토퍼막(3) 상에 GX-3막으로 이루어지는 제2 저유전율 층간 절연막(4)을 약 400nm의 두께로 형성한다. 또, 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)은 Si3N4, SiO2및 SiOCH보다도 낮은 유전율(3.9 미만)을 갖는다.
그리고, 제2 저유전율 층간 절연막(4) 상에 Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 개구부(5a)를 갖는 하드 마스크(5)를 약 70nm∼약 200nm의 두께로 형성한다. 또, SiOCH 막은 소위 SiC 막이라 불리는 막을 포함한다. SiO2에 메틸기를 혼입시키는 것이 대표적인 제조 방법이다.
또, 에칭 스토퍼막(3)은 본 발명의 「제1 에칭 마스크층」의 일례이고, 하드 마스크(5)는 본 발명의 「제2 에칭 마스크층」의 일례이다. 또한, 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)은 각각 본 발명의 「제1 절연막」 및 「제2 절연막」의 일례이다.
다음에, 도 2에 도시한 바와 같이, 하드 마스크(5) 및 에칭 스토퍼막(3)을마스크로 하여 제2 저유전율 층간 절연막(4) 및 제1 저유전율 층간 절연막(2)을 플라즈마 에칭함으로써 배선홈(7) 및 비아홀(컨택트홀)(6)을 형성한다.
여기서, 제1 실시 형태의 에칭 프로세스에서는 암모니아(NH3) 가스를 에칭 가스로서 이용함과 함께 에너지 폭을 좁게 한 단색화된 약 200eV 이상 약 600eV 이하의 이온 에너지로 플라즈마 에칭을 행한다. 암모니아(NH3) 가스를 이용하는 경우에, 이온 에너지를 약 200eV 이상 약 600eV 이하로 설정하는 것은 이하의 이유에 의한다.
즉, 도 4에 도시한 특성도로부터 분명한 바와 같이, 이온 에너지를 약 600eV 이하로 설정하면, 암모니아(NH3) 가스를 에칭 가스로서 이용하는 경우에, Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 에칭 스토퍼막(3)과, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)과의 에칭 선택비를 약 5 이상 높게 할 수 있다. 또한, 도 6에 도시한 특성도로부터, 암모니아(NH3) 가스를 에칭 가스로서 이용하는 경우에, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)에 대하여 어느 정도의 에칭 일드(에칭 속도)를 얻기 위해서는 약 200eV 이상의 이온 에너지가 필요하다. 상기한 이유에 의해 제1 실시 형태에서는 암모니아(NH3) 가스를 이용하는 경우에, 이온 에너지를 약 200eV 이상 약 600eV 이하로 설정하고 있다.
상기한 바와 같은 조건 하에서 플라즈마 에칭을 행함으로써 약 5 이상의 높은 에칭 선택비를 얻을 수 있기 때문에, 에칭 스토퍼막(3)의 막 두께를 얇게 하는 것이 가능해진다. 이에 따라, 에칭 스토퍼막(3)의 막 두께의 증가에 기인하여 제1 저유전율 층간 절연막(2)과 에칭 스토퍼막(3)과 제2 저유전율 층간 절연막(4)을 포함하는 절연막 전체의 실효 유전율이 증가하는 것을 억제할 수 있다.
또, 에칭 가스로서 질소(N2) 가스를 이용해도 된다. 이 경우에는, 약 200eV 이상 약 400eV 이하의 단색화된 이온 에너지를 이용하여 플라즈마 에칭을 행한다. 질소(N2) 가스를 이용하는 경우에, 이온 에너지를 약 200eV 이상 약 400eV 이하로 설정하는 것은 이하의 이유에 의한다.
즉, 도 5에 도시한 특성도로부터 분명한 바와 같이, 이온 에너지를 약 400eV 이하로 설정하면, 질소(N2) 가스를 에칭 가스로서 이용하는 경우에, Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 에칭 스토퍼막(3)과, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)과의 에칭 선택비를 약 5 이상으로 높게 할 수 있다. 또한, 도 6에 도시한 특성도로부터 질소(N2) 가스를 에칭 가스로서 이용하는 경우에, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)에 대하여 어느 정도의 에칭 일드(에칭 속도)를 얻기 위해서는, 약 200eV 이상의 이온 에너지가 필요하다. 상기한 이유에 의해 질소(N2) 가스를 이용하는 경우에는, 이온 에너지를 약 200eV 이상 약 400eV 이하로 설정하는 것이 바람직하다.
또한, 상기한 에칭 프로세스에서는 암모니아(NH3) 가스 또는 질소(N2) 가스 중의 N을 포함하는 이온(NHx + (X=1-4), N2 +)이 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)을 구성하는 폴리머막(GX-3막) 중의 탄소와 화학 반응함으로써 에칭이 촉진된다. 이 에칭에서는 도 6에 도시한 바와 같이, 약 1OOeV로부터 에칭 일드(에칭 속도)가 가속하고, 이온 에너지의 증가와 함께 에칭 일드(에칭 속도)가 급격히 증가한다. 그리고, 암모니아(NH3) 가스의 경우는, 약 400eV에서 에칭 일드(에칭 속도)가 포화한다. 또한, 질소(N2) 가스의 경우는, 약 200eV에서 에칭 일드(에칭 속도)가 포화한다.
그 한편, Si3N4막으로 이루어지는 에칭 스토퍼막(3)에서는 도 6에 도시한 바와 같이 암모니아(NH3) 가스 및 질소(N2) 가스에 대하여 이온 에너지의 증가에 수반하여 에칭 일드(에칭 속도)가 단조 증가한다. 따라서, 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)에 대한 에칭 스토퍼막(3)의 에칭 선택비는 이온 에너지가 낮을수록 높은 것을 알 수 있다. 이것으로부터, 에칭 선택비를 높게 하는 것만을 생각하면 이온 에너지는 낮을수록 좋다. 단, 에칭 일드(에칭 속도)를 크게 하기 위해서는, 상기한 바와 같이 암모니아(NH3) 가스의 경우는 에칭 일드가 포화하는 약 400eV 이상의 이온 에너지가 바람직하고, 질소(N2) 가스의 경우는 에칭 일드가 포화하는 약 200eV 이상의 이온 에너지가 바람직하다.
따라서, 도 4 및 도 6의 특성도로부터, 암모니아(NH3) 가스의 경우에 선택비를 약 5 이상으로 높이고, 또한 에칭 일드(에칭 속도)를 크게 하기 위해서는 암모니아(NH3) 가스의 경우는 약 400eV 이상 약 600eV 이하의 이온 에너지로 설정하는 것이 바람직하다. 또한, 도 5 및 도 6의 특성도로부터, 질소(N2) 가스의 경우에 선택비를 약 5 이상으로 높이고, 또한, 에칭 일드(에칭 속도)를 크게 하기 위해서는 약 200eV 이상 약 400eV 이하의 이온 에너지로 설정하는 것이 바람직하다.
또한, 도 7∼도 9에는 아르곤(Ar) 가스, 질소(N2) 가스 및 암모니아(NH3) 가스를 에칭 가스로서 이용하여 Si3N4막, SiO2막 및 SiOCH 막을 각각 에칭한 경우의 이온 에너지와 규격화된 에칭 레이트와의 관계가 도시되어 있다. 도면 중의 직선의 기울기가 클수록 에칭되기 쉬운 것을 나타내고 있다. 이 관점에서 도 7∼도 9를 비교하면, 암모니아(NH3) 가스 및 질소(N2) 가스에 대해서는 Si3N4막이 가장 에칭되기 어려움을 알 수 있다. 또한, 아르곤(Ar) 가스, 질소(N2) 가스 및 암모니아(NH3) 가스 중에서는 암모니아(NH3) 가스를 이용하는 경우가 가장 에칭되기 어려움을 알 수 있다. 이에 따라, Si3N4막으로 이루어지는 에칭 스토퍼막(3) 및 암모니아(NH3) 가스를 이용하여 에칭하는 것이 가장 에칭 스토퍼막의 에칭 레이트가 낮고, 또한, 에칭 선택비가 높아짐을 알 수 있다.
다음에, 도 10 및 도 11을 참조하여, 도 2에 도시한 에칭 공정에서 단색화된이온 에너지를 생성하기 위한 제1 실시 형태에 의한 플라즈마 에칭 장치의 구성에 대하여 설명한다.
이 제1 실시 형태에 의한 플라즈마 에칭 장치는 도 10에 도시한 바와 같이, 고진공 챔버로 이루어지는 시료실(11)과, 시료실(11)과 오리피스(12)를 통하여 결합된 플라즈마원(13)을 구비하고 있다. 플라즈마원(13)에는 DC 바이어스 전원(14)이 접속되어 있다. 또한, 시료실(11) 내에는 기판(15)이 설치되어 있다.
플라즈마 내에서는 전기적으로 중성이기 때문에 플라즈마 전위 Vp는 챔버에 대하여 플러스의 전위(통상 수십 V)를 갖는다. 이온 에너지는 정확하게는 이온을 가속하는 Vbias에 이 플라즈마 전위 Vp를 더한 값을 취한다.
이 경우, 이온의 에너지는 플라즈마원(13)에 인가하는 바이어스에 의해 결정되기 때문에, 바이어스를 DC 바이어스 전압 Vbias로 하는 경우, 이온 에너지의 중심은 e(Vp+Vbias)가 되고, 그 분포는 도 11에 도시한 바와 같은 단색화된 분포가 된다.
암모니아(NH3) 가스를 이용하는 경우, 이온 에너지 e(Vp+Vbias)를 약 200eV 이상 약 600eV 이하의 범위로 설정한다. 이에 따라, 도 4에 도시한 특성도로부터 Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 에칭 스토퍼막(3)과, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)과의 선택비를 약 5 이상의 고선택비로 할 수 있다. 또한, 질소(N2) 가스를 이용하는 경우에는, 이온 에너지 e(Vp+Vbias)를 약 200eV 이상 약 400eV 이하의 범위로 설정한다.이에 따라, 도 5에 도시한 특성도로부터, Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 에칭 스토퍼막(3)과, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)과의 선택비를 약 5 이상의 고선택비로 할 수 있다.
또, 고선택비 외에 높은 에칭 일드(에칭 속도)를 얻을 필요가 있는 경우에는, 암모니아(NH3) 가스를 이용할 때에는 이온 에너지 e(Vp+Vbias)를 약 400eV 이상 약 600eV 이하, 질소(N2) 가스를 이용할 때에는 이온 에너지 e(Vp+Vbias)를 약 200eV 이상 약 400eV 이하로 설정하는 것이 바람직하다.
상기한 바와 같은 플라즈마 에칭 조건 및 플라즈마 에칭 장치를 이용하여 도 2에 도시한 비아홀(6) 및 배선홈(7)을 형성한 후 도 3에 도시하는 공정에 의해 듀얼 다마신 구조를 형성한다. 즉, 비아홀(6) 및 배선홈(7)에 구리를 충전한 후, 연마에 의해 여분의 퇴적 부분을 제거함으로써 구리로 이루어지는 매립 배선(8)을 형성한다. 이에 따라, 제1 실시 형태에 의한 듀얼 다마신 구조를 포함하는 반도체 장치가 완성된다.
(제2 실시 형태)
도 12∼도 14를 참조하여, 이 제2 실시 형태에서는 도 10에 도시한 제1 실시 형태에 의한 플라즈마 에칭 장치와는 다른 플라즈마 에칭 장치를 이용하여 단색화된 이온 에너지를 생성하는 경우에 대해 설명한다.
도 12를 참조하여 이 제2 실시 형태에 의한 플라즈마 에칭 장치는 고진공 챔버(21)와, 고진공 챔버(21) 내의 기판(24)에 접속된 캐패시터(22)와, 캐패시터(22)에 접속된 고주파 전원(23)을 구비하고 있다. 이 제2 실시 형태에 의한 플라즈마 에칭 장치는 기판(24)에 바이어스용 고주파 전압 Vrf·sin(2πft)를 인가하는 플라즈마 에칭 장치이다.
도 12∼도 14를 참조하여, 플라즈마 영역(25)과 기판(24) 사이의 전계 영역(시스)을 이온이 통과하는 통과 시간이 1/f보다 짧아지는 바이어스 전압 Vrf·sin(2πft)의 주파수 f가 1MHz보다도 낮은 경우, 바이어스 전압의 산에서 이온이 시스에 입사하면 이온 에너지는 최소(eVp)가 되고, 바이어스 전압의 곡에서 이온이 시스에 입사하면 에너지는 최고(e(Vp+2Vrf))가 된다. 즉, 도 14에 도시한 바와 같이, 이온 에너지의 폭은 2eVrf임과 함께 그 양단 근처에 에너지 2개의 피크가 존재한다. 이 경우, 저에너지 피크 이온은 고에너지 피크 이온에 비해 에칭에의 기여가 작다. 따라서, 이 제2 실시 형태에서는 고에너지 피크의 이온 에너지 e(Vp+2Vrf)를 단색화된 이온 에너지로서 이용한다.
구체적으로는, 에칭 가스로서 암모니아(NH3) 가스를 이용하는 경우에는 이온 에너지 e(Vp+2Vrf)의 값을 약 200eV 이상 약 600eV 이하의 값으로 설정한다. 이에 따라, 도 4에 도시한 특성도로부터, Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 에칭 스토퍼막(3)과, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)과의 선택비를 약 5 이상의 고선택비로 할 수 있다. 또한, 에칭 가스로서 질소(N2) 가스를 이용하는 경우에는 약 200eV 이상 약 400eV 이하로 이온 에너지 e(Vp+2Vrf)를 설정한다. 이에 따라, 도 5에 도시한 특성도로부터 Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 에칭 스토퍼막(3)과, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)과의 선택비를 약 5 이상의 고선택비로 할 수 있다.
또, 고선택비 외에 높은 에칭 일드(에칭 속도)를 얻을 필요가 있는 경우에는, 암모니아(NH3) 가스를 이용할 때에는 고에너지 피크의 이온 에너지 e(Vp+2Vrf)의 값을 약 400eV 이상 약 600eV 이하, 질소(N2) 가스를 이용할 때에는 고에너지 피크의 이온 에너지의 값을 약 200eV 이상 약 400eV 이하로 설정하는 것이 바람직하다.
(제3 실시 형태)
도 15∼도 17을 참조하여, 이 제3 실시 형태에 의한 플라즈마 에칭 장치에서는 도 12에 도시한 제2 실시 형태에 의한 플라즈마 에칭 장치와 마찬가지인 플라즈마 에칭 장치를 이용한다. 단, 이 제3 실시 형태의 플라즈마 에칭 장치에서는 고주파 전원(23a)의 바이어스 주파수를 높게 한다.
즉, 이 제3 실시 형태에 의한 플라즈마 에칭 장치는 상기한 제2 실시 형태와 마찬가지로 기판(24)에 바이어스용 고주파를 인가하는 플라즈마 에칭 장치이다. 이 경우, 이온의 에너지를 제어하기 위해 고주파 전원(23a)으로부터 캐패시터(22)를 통해 기판(24)에 10MHz 이상의 높은 바이어스 주파수 f1을 갖는 고주파 전압 Vrf·sin(2πf1t)를 인가한다. 이와 같이 바이어스 주파수 f1을 높게 하면 이온이 플라즈마 영역(25)과 기판(24) 사이의 전계 영역(시스)을 통과하는 동안에 이온은가속과 감속의 힘을 받는다. 이 경우, 이온은 고주파에서는 가속되지 않고 기판(24)에 대전하는 전하에 의해 결정되는 전압 Vdc에 의해 가속된다. 이 전압 Vdc의 값은 이온을 인입하도록 챔버에 대하여 마이너스의 값이 된다.
이 때의 이온 에너지는 e(Vp+｜Vdc｜)가 된다. 이 e(Vp+｜Vdc｜)를 암모니아(NH3) 가스를 이용하는 경우에는 약 200eV 이상 약 600eV 이하로 설정한다. 이에 따라, 도 4에 도시한 특성도로부터 Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 에칭 스토퍼막(3)과, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)과의 선택비를 약 5 이상의 고선택비로 할 수 있다. 또한, 에칭 가스로서 질소(N2) 가스를 이용하는 경우에는 e(Vp+｜Vdc｜)의 값을 약 200eV 이상 약 400eV 이하로 설정한다. 이에 따라, 도 5에 도시한 특성도로부터 Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 에칭 스토퍼막(3)과, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)과의 선택비를 약 5 이상의 고선택비로 할 수 있다.
또, 고 에칭 선택비 외에 높은 에칭 일드(에칭 속도)를 얻을 필요가 있는 경우에는, 암모니아(NH3) 가스를 이용할 때에는 e(Vp+｜Vdc｜)의 값을 약 400eV 이상 약 600eV 이하, 질소(N2) 가스를 이용할 때에는 e(Vp+｜Vdc｜)의 값을 약 200eV 이상 약 400eV 이하로 설정하는 것이 바람직하다.
(제4 실시 형태)
도 18을 참조하여, 이 제4 실시 형태에 의한 플라즈마 에칭 장치는 고진공 챔버(31)와, 기판(34)에 접속된 펄스 전원(33)을 구비하고 있다. 도 18에 도시한 제4 실시 형태에 의한 플라즈마 에칭 장치에서 펄스 바이어스(펄스 전압 VPL)를 기판(34)에 인가한다. 또, 플라즈마 에칭 장치에서 펄스 바이어스를 인가하는 것은 일본국 특허 공개 평성9-27399호 공보 등에 개시되어 있다.
제4 실시 형태에서는 바이어스로서 도 19에 도시한 바와 같은 펄스를 도입함으로써 이온 에너지는 도 20에 도시한 바와 같이 e(Vp+｜VPL｜)가 된다. 이 e(Vp+｜VPL｜)의 값을 암모니아(NH3)를 이용하는 경우에는 약 200eV 이상 약 600eV의 범위로 설정한다. 이에 따라, 도 4에 도시한 특성도로부터 Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 에칭 스토퍼막(3)과, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)과의 선택비를 약 5 이상의 고선택비로 할 수 있다. 또한, 에칭 가스로서 질소(N2) 가스를 이용하는 경우에는 e(Vp+｜VPL｜)의 값을 약 200eV 이상 약 400eV 이하로 설정한다. 이에 따라, 도 5에 도시한 특성도로부터 Si3N4막, SiO2막 또는 SiOCH 막으로 이루어지는 에칭 스토퍼막(3)과, GX-3막으로 이루어지는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)과의 선택비를 약 5 이상의 고선택비로 할 수 있다.
또, 고선택비 외에 높은 에칭 일드(에칭 속도)를 얻을 필요가 있는 경우에는, 암모니아(NH3) 가스를 이용할 때에는 e(Vp+｜VPL｜)의 값을 약 400eV 이상 약600eV 이하, 질소(N2) 가스를 이용할 때에는 e(Vp+｜VPL｜)의 값을 약 200eV 이상 약 400eV 이하로 설정하는 것이 바람직하다.
또, 금회 개시된 실시 형태는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 된다. 본 발명의 범위는 상기한 실시 형태의 설명이 아니라 특허 청구의 범위에 의해 기재되고, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 실시 형태에서는, 에칭 스토퍼막(3)으로서 Si3N4막, SiO2막 또는 SiOCH 막을 이용한 예를 들었지만, 본 발명은 이것에 한하지 않고 Si를 포함하는 막이면 다른 막으로 이루어지는 에칭 스토퍼막을 이용하여도 동일한 효과를 얻을 수 있다.
또한, 상기 실시 형태에서는 제1 저유전율 층간 절연막(2) 및 제2 저유전율 층간 절연막(4)을 구성하는 유기 폴리머막으로서 바네 일렉트릭 머티리얼사제의 GX-3(등록상표)막을 이용한 예를 들었지만, 본 발명은 이것에 한하지 않고 C와 H를 포함하는 폴리머막이면 다른 폴리머막을 이용하여도 동일한 효과를 얻을 수 있다.
또한, 상기 실시 형태에서는 질소를 포함하는 에칭 가스로서 암모니아(NH3) 가스 또는 질소(N2) 가스를 이용한 예를 들었지만, 본 발명은 이것에 한하지 않고 질소를 포함하는 다른 가스를 이용해도 된다. 예를 들면, 질소 가스와 수소 가스의 혼합 가스(N2/H2)(수소 가스의 혼합비가 20%∼90%의 범위)를 이용해도 된다. 이 질소 가스와 수소 가스의 혼합 가스를 이용하는 경우에는 암모니아(NH3) 가스와 마찬가지의 이온 에너지 등의 에칭 조건을 이용해도 된다.
또한, 상기 실시 형태에서는 듀얼 다마신 구조를 형성할 때의 에칭 프로세스에 예를 들어 설명하였지만, 본 발명은 이것에 한하지 않고, Si를 포함하는 막으로 이루어지는 에칭 스토퍼막(에칭 마스크층)과, 유기 폴리머막으로 이루어지는 저유전율 절연막을 포함하는 다른 구조의 에칭 프로세스에도 적용 가능하다.

Claims (21)

  1. C와 H를 함유하는 폴리머막을 포함하는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막상의 소정 영역에 Si를 포함하는 제1 에칭 마스크층을 형성하는 공정과,
    상기 제1 에칭 마스크층을 마스크로 하여 질소를 포함하는 에칭 가스의 플라즈마와 에너지 폭이 좁은 단색화된 이온 에너지를 이용하여, 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 플라즈마 에칭 공정은,
    암모니아 가스 및 질소 가스와 수소 가스의 혼합 가스 중 어느 한쪽을 포함하는 에칭 가스와 단색화한 200eV 이상 600eV 이하의 이온 에너지를 이용하여, 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 플라즈마 에칭 공정은,
    암모니아 가스 및 질소 가스와 수소 가스의 혼합 가스 중의 어느 한쪽을 포함하는 에칭 가스와 단색화한 400eV 이상 600eV 이하의 이온 에너지를 이용하여, 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 플라즈마 에칭 공정은,
    질소 가스를 포함하는 에칭 가스와 단색화한 200eV 이상 400eV 이하의 이온 에너지를 이용하여, 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 에칭 마스크층은 Si를 포함하는 막인 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 에칭 마스크층은 Si3N4막, SiO2막 및 SiOCH 막으로 이루어지는 그룹에서 선택되는 적어도 1개의 막을 포함하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 에칭 마스크층은 Si3N4막을 포함하고,
    상기 플라즈마 에칭 공정은,
    상기 Si3N4막을 포함하는 제1 에칭 마스크층을 마스크로 하여 암모니아 가스를 포함하는 에칭 가스와 에너지 폭이 좁은 단색화한 이온 에너지를 이용하여, 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 절연막은 유전율이 3.9 미만인 저유전율 절연막인 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 플라즈마 에칭 공정은,
    플라즈마원에 DC 바이어스 전압 Vbias를 인가하는 플라즈마 에칭 장치를 이용하는 경우, 플라즈마 전위를 Vp로 하면, e(Vp+Vbias)로 규정되는 이온 에너지를 단색화된 이온 에너지로서 이용하여 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 플라즈마 에칭 공정은,
    기판에 고주파 바이어스 전압 Vrf·sin(2πft)를 인가하는 플라즈마 에칭 장치를 이용하는 경우, 플라즈마 전위를 Vp로 하면, e(Vp+2Vrf)로 규정되는 고에너지 피크의 이온 에너지를 단색화된 이온 에너지로서 이용하여 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 플라즈마 에칭 공정은,
    기판에 10MHz 이상의 높은 주파수 f1을 갖는 고주파 바이어스 전압 Vrf·sin(2πf1t)를 인가하는 플라즈마 에칭 장치를 이용하는 경우, 플라즈마 전위를 Vp로 하고, 상기 기판에 대전하는 전하에 의해 결정되는 전압을 Vdc로 하면, e(Vp+｜1Vdc｜)로 규정되는 이온 에너지를 단색화된 이온 에너지로서 이용하여 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 플라즈마 에칭 공정은,
    기판에 펄스 바이어스 전압 VPL을 인가하는 플라즈마 에칭 장치를 이용하는 경우, 플라즈마 전위를 Vp로 하면, e(Vp+｜VPL｜)로 규정되는 이온 에너지를 단색화된 이온 에너지로서 이용하여 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 플라즈마 에칭 공정에 앞서서,
    상기 제1 에칭 마스크층상에 C와 H를 함유하는 폴리머막을 포함하는 제2 절연막을 형성하는 공정과,
    상기 제2 절연막 상의 소정 영역에 제2 에칭 마스크층을 형성하는 공정을 더 구비하고,
    상기 플라즈마 에칭 공정은,
    상기 제2 에칭 마스크층 및 상기 제1 에칭 마스크층을 마스크로 하여 질소를 포함하는 에칭 가스와 에너지 폭이 좁은 단색화한 이온 에너지를 이용하여, 상기 제2 절연막 및 상기 제1 절연막을 플라즈마 에칭함으로써 비아홀과 배선홈을 동시에 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 절연막은 유전율이 3.9 미만인 저유전율 절연막인 반도체 장치의 제조 방법.
  15. C와 H를 함유하는 폴리머막을 포함하는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막상의 소정 영역에 Si를 포함하는 제1 에칭 마스크층을 형성하는 공정과,
    상기 제1 에칭 마스크층상에 C와 H를 함유하는 폴리머막을 포함하는 제2 절연막을 형성하는 공정과,
    상기 제2 절연막상의 소정 영역에 제2 에칭 마스크층을 형성하는 공정과,
    상기 제2 에칭 마스크층 및 상기 제1 에칭 마스크층을 마스크로 하여 질소를 포함하는 에칭 가스와 에너지 폭이 좁은 단색화한 이온 에너지를 이용하여 상기제2 절연막 및 상기 제1 절연막을 플라즈마 에칭함으로써 비아홀과 배선홈을 동시에 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 비아홀과 배선홈을 동시에 형성하는 공정은,
    암모니아 가스 및 질소 가스와 수소 가스의 혼합 가스 중 어느 한쪽을 포함하는 에칭 가스와 단색화한 200eV 이상 600eV 이하의 이온 에너지를 이용하여, 상기 제2 절연막 및 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 비아홀과 배선홈을 동시에 형성하는 공정은,
    암모니아 가스 및 질소 가스와 수소 가스의 혼합 가스 중의 어느 한쪽을 포함하는 에칭 가스와 단색화한 400eV 이상 600eV 이하의 이온 에너지를 이용하여, 상기 제2 절연막 및 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 비아홀과 배선홈을 동시에 형성하는 공정은,
    질소 가스를 포함하는 에칭 가스와 단색화한 200eV 이상 400eV 이하의 이온에너지를 이용하여, 상기 제2 절연막 및 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  19. 제15항에 있어서,
    상기 제1 에칭 마스크층은 Si를 포함하는 막인 반도체 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 제1 에칭 마스크층은 Si3N4막을 포함하고,
    상기 비아홀과 배선홈을 동시에 형성하는 공정은,
    상기 제2 에칭 마스크층 및 상기 Si3N4막을 포함하는 제1 에칭 마스크층을 마스크로 하여 암모니아 가스를 포함하는 에칭 가스와 에너지 폭이 좁은 단색화한 이온 에너지를 이용하여, 상기 제2 절연막 및 상기 제1 절연막을 플라즈마 에칭하는 공정을 포함하는 반도체 장치의 제조 방법.
  21. 제15항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 유전율이 3.9 미만인 저유전율 절연막인 반도체 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2008053507A (ja) * 2006-08-25 2008-03-06 Matsushita Electric Ind Co Ltd ドライエッチング方法
JP5864879B2 (ja) * 2011-03-31 2016-02-17 東京エレクトロン株式会社 基板処理装置及びその制御方法
JP5894445B2 (ja) * 2012-01-23 2016-03-30 東京エレクトロン株式会社 エッチング方法及びエッチング装置
JP6037914B2 (ja) * 2013-03-29 2016-12-07 富士フイルム株式会社 保護膜のエッチング方法およびテンプレートの製造方法
CN104681406B (zh) * 2013-11-29 2020-03-31 中微半导体设备(上海)股份有限公司 等离子体刻蚀方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4983253A (en) * 1988-05-27 1991-01-08 University Of Houston-University Park Magnetically enhanced RIE process and apparatus
US5254213A (en) * 1989-10-25 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method of forming contact windows
US5728261A (en) * 1995-05-26 1998-03-17 University Of Houston Magnetically enhanced radio frequency reactive ion etching method and apparatus
JP3085151B2 (ja) 1995-07-13 2000-09-04 株式会社日立製作所 プラズマ処理方法および装置
DE19641288A1 (de) * 1996-10-07 1998-04-09 Bosch Gmbh Robert Verfahren zum anisotropen Plasmaätzen verschiedener Substrate
US6143476A (en) * 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6194128B1 (en) * 1998-09-17 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of dual damascene etching
JP2000286254A (ja) * 1999-03-31 2000-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6143667A (en) * 1999-06-28 2000-11-07 Micron Technology, Inc. Method and apparatus for using photoemission to determine the endpoint of an etch process

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