CN104681406B - 等离子体刻蚀方法 - Google Patents
等离子体刻蚀方法 Download PDFInfo
- Publication number
- CN104681406B CN104681406B CN201310630208.7A CN201310630208A CN104681406B CN 104681406 B CN104681406 B CN 104681406B CN 201310630208 A CN201310630208 A CN 201310630208A CN 104681406 B CN104681406 B CN 104681406B
- Authority
- CN
- China
- Prior art keywords
- etching
- bias power
- plasma etching
- side wall
- plasma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 82
- 238000001020 plasma etching Methods 0.000 title claims abstract description 63
- 238000005530 etching Methods 0.000 claims abstract description 77
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 10
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 7
- 239000002210 silicon-based material Substances 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 3
- 230000003746 surface roughness Effects 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000009623 Bosch process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明涉及半导体技术领域，公开了一等离子体刻蚀方法，该方法包括执行一次或多次制程循环步骤，所述制程循环步骤包括：有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤。通过对上述两刻蚀步骤执行时间及偏置功率大小的调整，在等离子体刻蚀结构底部粗糙度、侧壁顶部粗糙度、侧壁角度及顶部侧壁突出倒悬等问题之间取得平衡，在降低刻蚀结构底部/侧壁顶部粗糙度、消除顶部侧壁突出倒悬问题的同时，通过等离子体刻蚀过程中腔体压力及偏置功率大小的调整实现对刻蚀结构侧壁角度的控制，从而根据刻蚀结构要求，得到侧壁角度可控、侧壁及底部表面粗糙度较小的高质量等离子体刻蚀结构。
Description
技术领域
本发明涉及半导体技术领域，特别涉及等离子体刻蚀技术。
背景技术
等离子体处理系统被广泛地应用于处理半导体基板，特别是在半导体制造中硅晶圆的刻蚀。近年来，随着半导体器件的集成度提高，半导体器件的线宽越来越小，对于半导体工艺的要求越来越高，等离子体刻蚀工艺成为目前半导体制造中最为重要的工艺之一。
现有技术中，等离子体刻蚀工艺通常在等离子体处理装置中通入刻蚀气体，并电离形成等离子体，利用所述等离子体对待刻蚀的基底进行刻蚀。目前，深硅刻蚀一般采用Bosch工艺。Bosch工艺，也称为“切换式刻蚀工艺”，以F的等离子气体化学方法刻蚀硅，在刻蚀过程中，通入刻蚀气体刻蚀一段时间，然后再用碳氟等离子气体对刻蚀基底侧壁钝化，钝化一段时间，之后再进行刻蚀，这样循环地进行刻蚀和钝化交替加工。在实际刻蚀过程中，需要上百次的刻蚀与钝化交替重复加工，来提高刻蚀的选择性。
图1为Bosch刻蚀结构示意图。如图1所示，采用Bosch工艺在硅基底100上刻蚀形成的沟槽110中，由于采用交替加工的方法，不可避免的将会在刻蚀的沟槽110侧壁产生波纹101，同时，交替加工积累的能量将使光刻胶损坏，不能很好的保护其下面的硅基底表面，影响刻蚀样品的表面质量。
图2为non-Bosch刻蚀结构示意图。
现有技术中，对硅基底进行大尺寸non-Bosch刻蚀过程中，一般采用单一的刻蚀条件一次性刻蚀完成。如图2所示，采用non-Bosch工艺在硅基底200刻蚀形成的沟槽210中，不可避免的面临着底部201粗糙度、侧壁202角度α控制以及顶部侧壁突出倒悬203三大问题。其中，沟槽210底部201粗糙度可以通过增加等离子体刻蚀过程中的偏置功率来消除，侧壁202角度α的控制也可以通过改变偏置功率的大小实现，但偏置功率的增加，会导致沟槽顶部粗糙度的增大；此外，顶部侧壁突出倒悬203需要采用不含偏置功率的刻蚀步骤来消除，而不含偏置功率的刻蚀步骤的引入，会使得刻蚀结构整体的侧壁轮廓出现明显的双斜坡，严重影响了沟槽结构侧壁垂直度。
综上所述，在non-Bosch刻蚀中，刻蚀结构底部粗糙度、侧壁角度控制需要通过等离子体刻蚀过程中偏置功率的控制来改善；而顶部侧壁突出倒悬的问题，则需要引入不含偏置功率的刻蚀步骤。上述矛盾严重影响了硅等离子体刻蚀技术中刻蚀结构底部/侧壁/顶部粗糙度的提高、侧壁垂直度的改善以及顶部侧壁突出倒悬结构的消除，是半导体制技术中获得高质量硅刻蚀结构亟需解决的问题。
发明内容
本发明所要解决的技术是，提供一种等离子体刻蚀方法，能够降低刻蚀结构底部的粗糙度，消除顶部侧壁的突出倒悬，同时还能够控制侧壁角度，得到高质量、刻蚀形貌平滑的等离子体刻蚀结构。
本发明提供的等离子体刻蚀方法，包括步骤：
提供待刻蚀的半导体基底；
执行一次或多次制程循环步骤，所述制程循环步骤包括：有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤。
作为可选择的技术方案，所述制程循环步骤的执行时间为1～20s；所述有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤执行时间比为1:10～10:1；进一步地，所述有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤执行时间比为1:1。
作为可选择的技术方案，所述有偏置功率的刻蚀步骤中，偏置功率为10～150W；所述制程循环步骤的执行次数≥10。
作为可选择的技术方案，所述半导体基底上图形化的待刻蚀结构特征尺寸＞1μm，刻蚀深度＞1μm；所述等离子体刻蚀的刻蚀材料为硅材料。
作为可选择的技术方案，所述制程循环步骤执行过程中，等离子体刻蚀的腔体压力为100～300mTorr；等离子体刻蚀的源功率为800～4000W。
作为可选择的技术方案，所述制程循环步骤执行过程中，刻蚀气体包括SF6和碳氟化合物气体，进一步地，所述碳氟化合物气体为CF4或C4F8或二者的混合气体。
本发明提供的等离子体刻蚀方法，采用有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤交替进行，通过对上述两刻蚀步骤执行时间及偏置功率大小的调整，在等离子体刻蚀结构底部粗糙度、侧壁顶部粗糙度、侧壁角度及顶部侧壁突出倒悬等问题之间取得平衡，在降低刻蚀结构底部/侧壁顶部粗糙度、消除顶部侧壁突出倒悬问题的同时，通过等离子体刻蚀过程中腔体压力及偏置功率大小的调整实现对刻蚀结构侧壁角度的控制，从而根据刻蚀结构要求，得到侧壁角度可控、侧壁及底部表面粗糙度较小的高质量等离子体刻蚀结构。
附图说明
图1为现有技术中Bosch刻蚀结构示意图；
图2为现有技术中non-Bosch刻蚀结构示意图；
图3为本发明提供的等离子体刻蚀方法步骤流程图；
图4为本发明提供的等离子体刻蚀方法中待处理半导体基底结构示意图；
图5为本发明提供的等离子体刻蚀方法刻蚀得到的半导体结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
图3为本发明提供的等离子体刻蚀方法步骤流程图。
如图3所示，本具体实施方式提供的等离子体刻蚀方法包括以下步骤：
步骤S1：提供待处理半导体基底400。
该步骤中，所提供的待处理半导体基底400表面包括图形化的待刻蚀结构，且半导体基底400的待刻蚀材料为硅材料。
图4为本具体实施方式提供的待处理半导体基底结构示意图。
作为可选实施方式，如图4a、图4b所示，所述待处理半导体基底400可以为原始或外延的半导体材料晶圆410，如单晶硅/锗硅/锗或其他公知的III-V族半导体材料晶圆410a、带有绝缘埋层411的单晶硅/应变硅晶圆410b（SOI/sSOI晶圆）等，且所述原始或外延的半导体材料晶圆410表面或待刻蚀区域还可以包括半导体掺杂的阱区或有源区。
作为又一可选实施方式，所述待处理半导体基底400可以包括形成于所述半导体材料晶圆410表面的各种半导体结构。作为一具体实施例，所述待处理半导体基底400可以包括形成于所述半导体材料晶圆410表面的介电层或介质层420，如图4c所示，该表面介质层420可以为用于形成多晶硅栅的栅氧化层420a和多晶硅栅层420b。此外，如图4d所示，所述待处理半导体基底400还可以包括形成于所述半导体材料晶圆410表面的半导体器件430等半导体结构。
需要说明的是，本具体实施方式提供的待处理半导体基底400上待刻蚀的半导体材料为硅材料，图形化的待刻蚀结构的特征尺寸一般为微米级，可以为几微米，也可以为几十甚至几百微米，且待刻蚀图形需进行的刻蚀深度较深，一般也为微米级，甚至可达到几十或几百微米。优选地，该待处理半导体基底400用于形成CMOS图像传感器结构。
作为较佳实施方式，半导体基底400上图形化的待刻蚀结构的特征尺寸＞1μm，刻蚀深度＞1μm；优选地，待刻蚀结构的特征尺寸＞10μm，刻蚀深度＞10μm；最佳地，待刻蚀结构的特征尺寸＞100μm，刻蚀深度＞100μm。作为可选实施例，待刻蚀结构的特征尺寸为8μm或50μm或300μm；可是深度为10μm或70μm或500μm。
该步骤中，所提供的待处理半导体基底400表面通常覆盖有光刻胶或硬掩膜层等作为等离子体刻蚀的掩膜层。作为可选实施方式，所述提供的待处理半导体基底400可以为1片，也可以为多片。
该步骤中，待处理半导体基底400置于等离子体处理装置中，进行后续等离子体刻蚀处理。
步骤S2：执行制程循环步骤。
该步骤中，制程循环步骤的执行时间为1～20s，在所述制程循环步骤执行过程中，等离子体刻蚀的腔体压力为100～300mTorr，源功率为800～4000W，等离子体刻蚀的刻蚀气体包括SF6和碳氟化合物气体。
作为可选实施方式，该步骤中，制程循环步骤执行一次或多次，直至完成预设的半导体结构刻蚀。最佳的，该步骤中，制程循环步骤的执行次数不少于10次。
作为可选实施方式，制程循环步骤的执行过程中，等离子体刻蚀的刻蚀气体中所涉及的碳氟化合物气体为CF4或C4F8或二者的混合气体。作为最佳实施例，进行等离子体刻蚀的刻蚀气体还包括O2。上述刻蚀气体的气体流量控制直接影响等离子体刻蚀的刻蚀速率，该参数的控制及刻蚀气体流量和刻蚀速率之间的关系为本领域技术人员所熟知，在此不作赘述。
作为最佳实施方式，该步骤中，制程循环步骤的单次执行时间为5～13s，执行次数不少于30次，最优地，制程循环步骤的单次执行时间为7s，执行次数为60次。且在制程循环步骤的执行过程中，等离子体刻蚀的腔体压力为150～200mTorr，源功率为3000～4000W，采用的刻蚀气体为SF6、C4F8和O2的混合气体，其气体流量分别为1000～1500sccm、500～800sccm、400～700sccm。
本具体实施方式中，制程循环步骤进一步包括：
步骤S21：有偏置功率的等离子体刻蚀；
步骤S22：没有偏置功率的等离子体刻蚀。
步骤S21中，在等离子体刻蚀的过程中，始终保持10～150W的偏置功率；而在步骤S22中，偏置功率始终为0，即没有偏置功率。
作为可选的实施方式，步骤S21和步骤S22的执行时间比为1:10～10:1，最佳地，步骤S21和步骤S22的执行时间比为1:1或2:5。
作为最佳实施方式，步骤S21有偏置功率的等离子体刻蚀过程中，偏置功率为60W，步骤S21的执行时间为2～3s；步骤S22没有偏置功率的等离子体刻蚀过程中，偏置功率为0W，步骤S22的执行时间为3～5s。此时，制程循环步骤的等离子体刻蚀速率约为13～16um/min，刻蚀得到的半导体结构侧壁角度约为55～65°。
图5为本具体实施方式提供的等离子体刻蚀方法得到的刻蚀结构示意图。本具体实施方案中，在步骤S2执行制程循环步骤的过程中，多次执行制程循环步骤的等离子体刻蚀过程，即为交替执行步骤S21和步骤S22的过程，直至完成预设的半导体结构刻蚀，得到如图5所示的等离子体刻蚀结构。
需要指出的是，在步骤S2中，可以先执行步骤S21有偏置功率的等离子体刻蚀，也可以先执行步骤S22没有偏置功率的等离子体刻蚀，即：步骤S21、步骤S22的先后顺序并不受本具体实施方式举例描述的限制。且步骤S21和步骤S22的等离子体刻蚀过程中，除偏置功率状态不同外，等离子体刻蚀的腔体压力、源功率、刻蚀气体等条件可以相同，也可以不同。
如图5所示，本具体实施方式提供的等离子体刻蚀方法在待刻蚀半导体基底400上刻蚀得到的沟槽500中，侧壁510的角度α与等离子体刻蚀的腔体压力和步骤S21中所采用的偏置功率大小相关，腔体压力越大，偏置功率越大，则沟槽500的侧壁510越为倾斜，侧壁510的角度α越小。因此，通过控制制程循环步骤执行过程中等离子体刻蚀的腔体压力和步骤S21执行过程中偏置功率的大小，可根据待刻蚀结构的设计需求，实现对沟槽500的侧壁510倾斜角度的控制，上述参数之间的控制关系为本领域技术人员所熟知，在此不作赘述。
与此同时，有偏置功率的等离子体刻蚀步骤S21和没有偏置功率的等离子体刻蚀步骤S22的交替进行，能够在改善沟槽500底部520的粗糙度和改善沟槽500顶部粗糙度并防止沟槽500顶部出现侧壁510的突出倒悬之间取得平衡，且步骤S21、步骤S22的交替保持较短的时间周期（制程循环步骤的执行时间1～20s），能够避免沟槽500侧壁510出现双斜坡，从而保持平滑且具有单一线性的沟槽侧壁。
除此之外，本具体实施方式中，等离子体刻蚀的对象一般为硅材料，在步骤S2的制程循环步骤执行前，还包括在待刻蚀半导体基底400表面形成掩膜并开刻蚀窗口的过程，在等离子体刻蚀完成后，还包括后续清洗等工艺处理，在此不作赘述。
本具体实施方式提供的等离子体刻蚀方法，采用有偏置功率的刻蚀步骤S21和没有偏置功率的刻蚀步骤S22交替进行，通过对上述两刻蚀步骤执行时间及偏置功率大小的调整，在等离子体刻蚀结构500底部520粗糙度、侧壁510顶部粗糙度、侧壁510角度α及顶部侧壁510突出倒悬等问题之间取得平衡，在降低刻蚀结构底部520/侧壁510顶部粗糙度、消除顶部侧壁510突出倒悬问题的同时，通过等离子体刻蚀过程中腔体压力及偏置功率大小的调整实现对刻蚀结构侧壁510角度α的控制，从而根据刻蚀结构要求，得到侧壁角度可控、侧壁及底部表面粗糙度较小的高质量等离子体刻蚀结构。
虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
Claims (10)
1.一种等离子体刻蚀方法，包括步骤：
提供半导体基底，所述半导体基底包括图形化的待刻蚀结构,所述等离子体刻蚀的材料为硅材料；
执行多次制程循环步骤，所述制程循环步骤包括：有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤交替进行，其中所述制程循环步骤的单次执行时间为1～20s，在刻蚀过程中，通过所述有偏置功率刻蚀步骤和没有偏置功率的刻蚀步骤交替进行的执行时间控制所述刻蚀结构底部粗糙度和顶部侧壁突出倒悬，通过腔体压力和所述有偏置功率刻蚀步骤的偏置功率大小控制侧壁垂直角度。
2.根据权利要求1所述的等离子体刻蚀方法，其特征在于，所述有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤执行时间比为1:10～10:1。
3.根据权利要求2所述的等离子体刻蚀方法，其特征在于，所述有偏置功率的刻蚀步骤和没有偏置功率的刻蚀步骤执行时间比为1:1。
4.根据权利要求1所述的等离子体刻蚀方法，其特征在于，所述有偏置功率的刻蚀步骤中，偏置功率为10～150W。
5.根据权利要求1所述的等离子体刻蚀方法，其特征在于，所述制程循环步骤的执行次数≥10。
6.根据权利要求1所述的等离子体刻蚀方法，其特征在于，所述半导体基底上图形化的待刻蚀结构特征尺寸＞1μm，刻蚀深度＞1μm。
7.根据权利要求1所述的等离子体刻蚀方法，其特征在于，所述制程循环步骤执行过程中，等离子体刻蚀的腔体压力为100～300mTorr。
8.根据权利要求1所述的等离子体刻蚀方法，其特征在于，所述制程循环步骤执行过程中，刻蚀气体包括SF6和碳氟化合物气体。
9.根据权利要求8所述的等离子体刻蚀方法，其特征在于，所述碳氟化合物气体为CF4或C4F8或二者的混合气体。
10.根据权利要求1所述的等离子体刻蚀方法，其特征在于，所述制程循环步骤执行过程中，等离子体刻蚀的源功率为800～4000W。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310630208.7A CN104681406B (zh) | 2013-11-29 | 2013-11-29 | 等离子体刻蚀方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310630208.7A CN104681406B (zh) | 2013-11-29 | 2013-11-29 | 等离子体刻蚀方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104681406A CN104681406A (zh) | 2015-06-03 |
| CN104681406B true CN104681406B (zh) | 2020-03-31 |
Family
ID=53316304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310630208.7A Active CN104681406B (zh) | 2013-11-29 | 2013-11-29 | 等离子体刻蚀方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104681406B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108747598B (zh) * | 2018-04-26 | 2020-04-21 | 华中光电技术研究所（中国船舶重工集团有限公司第七一七研究所） | 超光滑玻璃镜片多级离子抛光方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270419A (ja) * | 1997-03-24 | 1998-10-09 | Hitachi Ltd | プラズマエッチング装置およびプラズマエッチング方法 |
| CN102737984A (zh) * | 2012-07-06 | 2012-10-17 | 中微半导体设备(上海)有限公司 | 半导体结构的形成方法 |
| CN102738074A (zh) * | 2012-07-05 | 2012-10-17 | 中微半导体设备(上海)有限公司 | 半导体结构的形成方法 |
| CN103400762A (zh) * | 2013-08-26 | 2013-11-20 | 中微半导体设备(上海)有限公司 | 半导体结构的形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282535A (ja) * | 2002-03-20 | 2003-10-03 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP4607930B2 (ja) * | 2007-09-14 | 2011-01-05 | 株式会社東芝 | プラズマ処理装置およびプラズマ処理方法 |
-
2013
- 2013-11-29 CN CN201310630208.7A patent/CN104681406B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270419A (ja) * | 1997-03-24 | 1998-10-09 | Hitachi Ltd | プラズマエッチング装置およびプラズマエッチング方法 |
| CN102738074A (zh) * | 2012-07-05 | 2012-10-17 | 中微半导体设备(上海)有限公司 | 半导体结构的形成方法 |
| CN102737984A (zh) * | 2012-07-06 | 2012-10-17 | 中微半导体设备(上海)有限公司 | 半导体结构的形成方法 |
| CN103400762A (zh) * | 2013-08-26 | 2013-11-20 | 中微半导体设备(上海)有限公司 | 半导体结构的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104681406A (zh) | 2015-06-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7303999B1 (en) | Multi-step method for etching strain gate recesses | |
| JP6499654B2 (ja) | シリコン基板上に堆積されたマスクの選択的エッチング方法 | |
| US8574447B2 (en) | Inorganic rapid alternating process for silicon etch | |
| US8039402B2 (en) | Methods for forming a gate and a shallow trench isolation region and for planarizating an etched surface of silicon substrate | |
| US8329547B2 (en) | Semiconductor process for etching a recess into a substrate by using an etchant that contains hydrogen peroxide | |
| CN101288180A (zh) | 半导体结构的形成方法 | |
| CN103247523B (zh) | 半导体结构的制造方法 | |
| CN104681406B (zh) | 等离子体刻蚀方法 | |
| CN103632943A (zh) | 半导体器件制造方法 | |
| US20040152331A1 (en) | Process for etching polysilicon gates with good mask selectivity, critical dimension control, and cleanliness | |
| US9530685B2 (en) | Isolation trench through backside of substrate | |
| KR20200113000A (ko) | 측벽 에칭을 달성하기 위한 방법 | |
| CN109950148A (zh) | 一种半导体器件的制造方法 | |
| CN103531476A (zh) | 半导体器件制造方法 | |
| JP5171091B2 (ja) | プラズマ処理方法 | |
| CN105845591B (zh) | 一种监测离子注入角度的方法 | |
| CN105336623B (zh) | 晶体管的形成方法 | |
| US20050042837A1 (en) | Method of controlling depth of trench in shallow trench isolation and method of forming trench for isolation using the same | |
| CN115346912B (zh) | 浅沟槽隔离结构的制备方法 | |
| CN105097524B (zh) | Mos晶体管的形成方法和cmos晶体管的形成方法 | |
| KR100895828B1 (ko) | 트렌치 형성 방법 | |
| JP2005136097A (ja) | 半導体装置の製造方法 | |
| KR100606921B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JPH06318576A (ja) | ドライエッチング方法 | |
| KR100480919B1 (ko) | 반도체 소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: 201201 No. 188 Taihua Road, Jinqiao Export Processing Zone, Pudong New Area, Shanghai Applicant after: Medium and Micro Semiconductor Equipment (Shanghai) Co., Ltd. Address before: 201201 No. 188 Taihua Road, Jinqiao Export Processing Zone, Pudong New Area, Shanghai Applicant before: Advanced Micro-Fabrication Equipment (Shanghai) Inc. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant |