TW586160B - Method of fabricating semiconductor device having low dielectric constant insulator film - Google Patents

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TW586160B
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Yoshikazu Yamaoka
Moritaka Nakamura
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Sanyo Electric Co
Fujitsu Ltd
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Description

586160 五、發明說明（1) " " ~ 【發明所屬技術領域】 本發明係關於半導體裝置之製造方法，更特定而言， t關於含低介電常數絕緣膜之半導體裝置的製造方法。 【先前技術】 _ 近年隨半導體積體電路對高速化的要求，使銅配線技 I相开少曼為重要。因此’便有提案組合著銅配線與低介電 ^數絕緣膜的雙層金屬鑲嵌（Dual Damascene)構造。其 中 所谓「雙層金屬鑲嵌構造」，一般係指在絕緣膜上藉 由化行餘刻處理而形成配線溝渠與接觸洞（介層洞），並在 =配線溝渠與接觸洞中填充金屬後，經由研磨去除多餘的 ’儿積部分而形成埋藏配線，藉此而所形成的構造。 ^ 第2 1圖至第2 3圖所示係供說明習知含雙層金屬鑲嵌構 ^，半導體裝置之製造程序的剖視圖。其次，參照第2 1圖 至第2 3圖所示，針對習知含雙層金屬鑲嵌構造的半導體裝 置之製造程序進行說明。 ^ 首先，如第21圖所示，在金屬覆蓋膜101上形成由有 機聚合物膜所構成的第1低介電常數層間絕緣膜1 〇 2。在第 ^低介電常數層間絕緣膜1 〇 2上的既定區域中，形成由具開 =部1 0 3 a之S i 0媒或S i 3N 4膜等所構成的蝕刻終止膜1 〇 3。 然後，依覆蓋著蝕刻終止膜1 〇 3之方式，形成由有機聚合 物膜所構成的第2低介電常數層間絕緣膜1 〇 4。之後，在第 2低介電常數層間絕緣膜1 0 4上，形成由具開口部1 〇 5 a之 S i 〇媒或S i 3N4膜等所構成的硬罩幕1 0 5。 其次，如第2 2圖所示，以硬罩幕1 0 5及蝕刻終止膜1 〇 3
3l4363.ptd 第6頁 586160 五、發明說明（2) 作為罩幕，對第2低介電常數層間絕緣膜1 0 4與第1低介電 常數層間絕緣膜1 0 2施行電漿蝕刻處理。藉此便同時形成 配線溝渠1 0 7與介層洞（接觸洞）1 0 6。 然後，如第2 3圖所示，依填埋介層洞1 0 6與配線溝渠 1 0 7之方式填入銅之後，藉由施行研磨處理而去除多餘的 沉積部分，便可形成由銅所構成的内連線1 0 8。如此的 話，便形成習知含雙層金屬鑲嵌構造的半導體裝置。 但是，在上述的習知含雙層金屬鑲嵌構造之半導體裝 置的製造方法中，於第2 2圖所示的電漿蝕刻步驟中，蝕刻 終止膜1 0 3的材料必須採用對第1低介電常數層間絕緣膜 1 0 2與第2低介電常數層間絕緣膜1 0 4具較高蝕刻選擇比的 材料。為此在習知中，蝕刻終止膜1 0 3材料便採用介電常 數較高的S i 0骐（介電常數：3 · 9至4 . 5 )、或S i 3N膜（介電常 數：6至9 )等。在此情況下，為使介層洞1 0 6不致產生崩潰 現象，便必須增加由S i 0媒等所構成蝕刻終止膜1 0 3的厚 度。為此在第2 3圖所示最終的雙層金屬鑲嵌構造中，便將 產生含有第1低介電常數層間絕緣膜1 0 2、蝕刻終止膜1 0 3 及第2低介電常數層間絕緣膜1 0 4在内之整體絕緣膜的有效 介電常數上升之問題。 【發明内容】 有鑑於斯，本發明之一目的在於提供可無須增加#刻 終止膜等蝕刻罩幕層的厚度，且可提高蝕刻罩幕層與低介 電常數絕緣膜間之選擇比的半導體裝置之製造方法。 本發明之另一目的在於：於上述半導體裝置之製造方
314363.ptd 第7頁 586160 五、發明說明（3) 法中，抑制含有姓刻罩幕層與低介電常數絕緣膜在内之整 體絕緣膜的有效介電常數增加。 緣是，為達上述目的，本發明第1佈局的半導體裝置 之製造方法，係包括有··形成含有具C與Η之聚合物膜的第 1絕緣膜之步驟；在第1絕緣膜上的既定區域中，形成含S i 之第1蝕刻罩幕層的步驟；以及將第1蝕刻罩幕層當作罩 幕，並採用含氮之蝕刻氣體、與能帶寬度較狹窄之經單色 化過的離子能，對第1絕緣膜施行電漿蝕刻的步驟。 在此第1佈局的半導體裝置之製造方法中，藉由將含 S i的第1蝕刻罩幕層當作罩幕，並採用含氮之蝕刻氣體、 與能帶寬度較狹窄之經單色化過離子能，對第1絕緣膜施 行電漿蝕刻處理，若調整經單色化過之離子能量範圍的 話，便可輕易的提高低介電常數絕緣膜等第1絕緣膜、與 第1蝕刻罩幕層間的選擇比。藉此因為不再需要增加由介 電常數比較高之材料所構成第1蝕刻罩幕層的厚度，因此 便可抑制包含第1絕緣膜與第1蝕刻罩幕層在内之整體絕緣 膜的有效介電常數增加的現象發生。 在上述第1佈局的半導體裝置之製造方法中，最好電 漿蝕刻步驟係包含有：採用含有氨氣、及氮氣與氫氣之混 合氣體中之任一者的蝕刻氣體，以及單色化過的2 0 0 eV以 上且6 0 0 eV以下的離子能，對第1絕緣膜施行電漿蝕刻的步 驟。依照此種構造的話，便可將低介電常數絕緣膜等第1 絕緣膜、與第1蝕刻罩幕層間的選擇比提高至約5以上。 此情況下，最好電漿蝕刻步驟係包含有：採用含有氨
314363.ptd 第8頁 586160 五、發明說明（4) 氣、及氮氣與氫氣之混合氣體中之任一者的蝕刻氣體，以 及單色化過的4 0 0 eV以上且6 0 0 eV以下的離子能，對第1絕 緣膜施行電漿蝕刻的步驟。依照此種構造的話，便可將低 介電常數絕緣膜等第1絕緣膜、與第1蝕刻罩幕層間的選擇 比提高至約5以上，同時可增加蝕刻速度。 在上述第1佈局的半導體裝置之製造方法中，最好電 漿蝕刻步驟係包含有：採用含有氮氣的蝕刻氣體，及單色 化過的2 0 0 eV以上且4 0 0 eV以下的離子能，對第1絕緣膜施 行電漿蝕刻的步驟。依照此種構造的話，便可將低介電常 數絕緣膜等第1絕緣膜、與第1蝕刻罩幕層間的選擇比提高 至約5以上。 在上述第1佈局的半導體裝置之製造方法中，最好第1 蝕刻罩幕層係含S i之膜。若藉由此種膜構成第1蝕刻罩幕 層的話，藉由採用上述蝕刻條件，便可提高低介電常數絕 緣膜等第1絕緣膜、與第1蝕刻罩幕層間之選擇比。此情況 下，第1蝕刻罩幕層最好從含有由：S i 3N麒、S i 0媒及 SiOCΗ膜所構成組群中至少選擇其中一種的膜。 在上述第1佈局的半導體裝置之製造方法中，最好第1 蝕刻罩幕層係含S i 3Ν膜，且電漿蝕刻步驟係包含有：將含 有S i 3Ν胰的第1蝕刻罩幕層當作罩幕，並採用含氨氣之蝕 刻氣體、與能帶寬度較狹窄之經單色化過離子能，對第1 絕緣膜施行電漿蝕刻處理的步驟。依照此種構造的話，便 可更加提高低介電常數絕緣膜等第1絕緣膜、與第1蝕刻罩 幕層間的選擇比。
314363.ptd 第9頁 586160 五、發明說明（5) 在上述第1佈局的半導體裝置之製造方法中，最好第1 絕緣膜係介電常數低於3. 9的低介電常數絕緣膜。如此若 第1絕緣膜採用低介電常數絕緣膜的話，便可降低配線間 電容。 在上述第1佈局的半導體裝置之製造方法中，最好電 漿餘刻步驟係包含有：當採用對電漿源施加D C偏壓V b i a s 的電漿蝕刻裝置之時，便將電漿電位設定為Vp，並將由e (Vp + Vbi as)所規範的離子能當作經單色化過之離子能使 用，而對第1絕緣膜施行電漿蝕刻的步驟。依照此種構造 的話，當採用對電漿源施加DC偏壓Vb i as的電漿蝕刻裝置 之情況時，藉由調節經單色化過之離子能e ( V p + V b i a s )範 圍，便可輕易的提高低介電常數絕緣膜等第1絕緣膜、與 第1蝕刻罩幕層間的選擇比。 在上述第1佈局的半導體裝置之製造方法中，最好電 漿蝕刻步驟係包含有：當採用對基板施加高頻偏壓V r f · s i η 2 7Γ f t的電漿#刻裝置之時，便將電漿電位設定為V p， 並將e(Vp + 2Vrf )所規範的高能峰值之離子能當作經單色化 過之離子能使用，而對第1絕緣膜施行電漿蝕刻的步驟。 依照此種構造的話，當採用對基板施加高頻偏壓V r f · s i η 2 7Γ f t的電漿餘刻裝置之情況時，藉由調節經單色化過 之離子能e(Vp + 2Vrf )範圍，便可輕易的提高低介電常數絕 緣膜等第1絕緣膜、與第1蝕刻罩幕層間的選擇比。 在上述第1佈局的半導體裝置之製造方法中，最好電 漿蝕刻步驟係包含有：當採用對基板施加具有1 0MHz以上
314363.ptd 第10頁 586160 五、發明說明（6) 之高頻f i的高頻偏壓Vr f · s i Π7Γ 2 f j的電漿姓刻裝置之 時，便將電漿電位設定為V p，並設定由基板所帶電電荷而 決定的電壓為Vdc，且將e(Vp+| Vdc| )所規範的離子能當 作經單色化過之離子能使用，而對第1絕緣膜施行電漿蝕 刻的步驟。依照此種構造的話，當採用對基板施加具有 1 0 Μ Η z以上之高頻f丨的高頻偏壓V r f · s i Π7Γ 2 f A的電漿#刻 裝置之情況時，藉由調節經單色化過之離子能e ( V p + I V d c I )範圍，便可輕易的提高低介電常數絕緣膜等第1絕緣 膜、與第1蝕刻罩幕層間的選擇比。 在上述第1佈局的半導體裝置之製造方法中，最好電 漿蝕刻步驟係包含有：當採用對基板施加脈衝偏壓VPL的 電漿蝕刻裝置之時，便將電漿電位設定為V p，並將由e (Vp+ | VPL | )所規範的離子能當作經單色化過之離子能使 用，而對第1絕緣膜施行電漿蝕刻的步驟。依照此種構造 的話，當採用對基板施加脈衝偏壓VPL的電漿钱刻裝置之 情況時，藉由調節經單色化過之離子能e( Vp+ | VPL | )範 圍，便可輕易的提高低介電常數絕緣膜等第1絕緣膜、與 第1蝕刻罩幕層間的選擇比。 在上述第1佈局的半導體裝置之製造方法中，最好在 電漿蝕刻步驟之前，更包含有：於第1蝕刻罩幕層上，形 成含有具C與Η之聚合物膜的第2絕緣膜之步驟；以及在第2 絕緣膜上的既定區域中，形成第2钮刻罩幕層之步驟；而 電漿蝕刻步驟係包含有：藉由以第2蝕刻罩幕層與第1蝕刻 罩幕層為罩幕，並採用含氮之蝕刻氣體、與能帶寬度較狹
第11頁 314363.ptd 586160 五、發明說明（7) 窄之經單色化過離子能，對第2絕緣膜與第1絕緣膜施行電 漿蝕刻處理，而同時形成介層洞與配線溝渠的步驟。依此 構造的話，因為可提高低介電常數絕緣膜等之第1絕緣膜 與第2絕緣膜、與第1蝕刻罩幕層間的選擇比，所以不再需 要增加由介電常數比較高之材料所構成第1蝕刻罩幕層的 厚度。藉此，便可抑制包含第1絕緣膜、第1蝕刻罩幕層、 及第2絕緣膜在内之整體絕緣膜的有效介電常數增加的現 象發生。結果，便可形成具有介層洞（接觸洞）與配線溝渠 之由低介電常數絕緣膜所構成的雙層金屬鑲嵌構造。 此情況下，第2絕緣膜最好係介電常數低於3. 9的低介 電常數絕緣膜。依此若第2絕緣膜採用低介電常數絕緣膜 的話，便可降低配線間電容。 本發明第2佈局的半導體裝置之製造方法，係包括 有：形成含有具C與Η之聚合物膜的第1絕緣膜之步驟；在 第1絕緣膜上的既定區域中，形成含S i之第1蝕刻罩幕層的 步驟；在第1蝕刻罩幕上，形成含有具C與Η之聚合物膜的 第2絕緣膜之步驟；在第2絕緣膜上的既定區域中，形成第 2蝕刻罩幕層的步驟；以及藉由將第2蝕刻罩幕層與第1蝕 刻罩幕層當作罩幕，並採用含氮之蝕刻氣體、與能帶寬度 較狹窄之經單色化過離子能，對第2絕緣膜與第1纟邑緣膜施 行電漿蝕刻，而同時形成介層洞與配線溝渠的步驟。 在此第2佈局的半導體裝置之製造方法中，如上述， 藉由將第2蝕刻罩幕層與含S i的第1蝕刻罩幕層當作罩幕， 並採用含氮之蝕刻氣體、與能帶寬度較狹窄之經單色化過
314363.ptd 第12頁 586160 五、發明說明（8) 離子能，對第2絕緣膜與第1絕緣膜施行電漿蝕刻處理，而 若調整經單色化過之離子能量範圍的話，便可輕易的提高 低介電常數絕緣膜等之第1絕緣膜與第2絕緣膜、與第1蝕 刻罩幕層間的選擇比。藉此因為不再需要增加由介電常數 比較高之材料所構成第1蝕刻罩幕層的厚度，所以便可抑 制包含第1絕緣膜、第1蝕刻罩幕層及第2絕緣膜在内之整 體絕緣膜的有效介電常數增加的現象發生。結果，便可形 成具有介層洞（接觸洞）與配線溝渠之由低介電常數絕緣膜 所構成的雙層金屬鑲嵌構造。 上述第2佈局的半導體裝置之製造方法中，最好同時 形成介層洞與配線溝渠的步驟係包含有：採用含有氨氣、 及氮氣與氫氣之混合氣體中之任一者的蝕刻氣體，以及經 單色化過之2 0 0 e V以上且6 0 0 e V以下的離子能，對第2絕緣 膜與第1絕緣膜施行電漿蝕刻的步驟。依照此種構造的 話，便可將低介電常數絕緣膜等所構成之第1絕緣膜與第2 絕緣膜、與第1蝕刻罩幕層間的選擇比提高至約5以上。 此情況下，最好同時形成介層洞與配線溝渠的步驟係 包含有：採用含有氨氣、及氮氣與氫氣之混合氣體中之任 一者的蝕刻氣體，以及經單色化過之4 0 0 e V以上且6 0 0 e V以 下的離子能，對第2絕緣膜與第1絕緣膜施行電漿蝕刻的步 驟。依照此種構造的話，便可將低介電常數絕緣膜等所構 成之第1絕緣膜與第2絕緣膜、與第1蝕刻罩幕層間的選擇 比提高至約5以上，同時可增加蝕刻速度。 上述第2佈局的半導體裝置之製造方法中，最好同時
314363.ptd 第13頁 586160 五、發明說明（9) 形成介層洞與配線溝渠的步驟係包含有：採用含有氮氣的 蝕刻氣體，及經單色化過之20 OeV以上且4 0 0eV以下的離子 能，對第2絕緣膜與第1絕緣膜施行電漿蝕刻的步驟。依照 此種構造的話，便可將低介電常數絕緣膜等所構成之第1 絕緣膜與第2絕緣膜、與第1蝕刻罩幕層間的選擇比提高至 約5以上。 上述第2佈局的半導體裝置之製造方法中，最好第1蝕 刻罩幕層係含S i之膜。若藉由此種膜構成第1蝕刻罩幕層 的話，藉由採用上述蝕刻條件，便可提高低介電常數絕緣 膜等之第1絕緣膜與第2絕緣膜、與第1蝕刻罩幕層間之選 擇比。 上述第2佈局的半導體裝置之製造方法中，第1蝕刻罩 幕層最好含有S i 3N脬；且同時形成介層洞與配線溝渠的步 驟係包括有：將含有第2蝕刻罩幕層與S i 3N膜的第1蝕刻罩 幕層當作罩幕，並採用含氨氣之蝕刻氣體、與能帶寬度較 狹窄之經單色化過離子能，對第2絕緣膜與第1絕緣膜施行 電漿蝕刻處理之步驟。依照此種構造的話，便可更加提高 低介電常數絕緣膜等之第1絕緣膜與第2絕緣膜、與第1蝕 刻罩幕層間的選擇比。 上述第2佈局的半導體裝置之製造方法中，最好第1絕 緣膜與第2絕緣膜係介電常數低於3. 9的低介電常數絕緣 膜。如此若第1絕緣膜與第2絕緣膜採用低介電常數絕緣膜 的話，便可降低配線間電容。 【實施方式】
314363.ptd 第14頁 586160 五、發明說明（ίο) 以下，針對將本發明進行具體化的實施形態，根據圖 示進行說明。 (第1實施形態） 以下，參照第1圖至第6圖，針對第1實施形態的含有 雙層金屬鑲嵌構造的半導體裝置之製造程序進行說明。 首先，如第1圖所示，在金屬覆蓋膜1上，形成譬如由 「哈那烏爾愛雷克德馬德里愛爾公司」（公司名，音譯） 產製之有機聚合物膜的GX-3(註冊商標）膜所構成第1低介 電常數層間絕緣膜2，厚度約7 0 0 nm。然後，在第1低介電 常數層間絕緣膜2上，形成具有開口部3 a之由S i 3N 4、S i 0减 SiOCH中任一者所構成的蝕刻終止膜3，厚度約70nm至約 2 0 0nm。然後，在蝕刻終止膜3上形成由GX-3膜所構成第2 低介電常數層間絕緣膜4，厚度約4 0 0 nm。此外，第1低介 電常數層間絕緣膜2與第2低介電常數層間絕緣膜4係具有 較Si 3N4、SiO及SiOCH更低的介電常數（低於3. 9)。 然後，在第2低介電常數層間絕緣膜4上，形成由S i 3N 4 膜、SiO媒或SiOC Η膜所構成之具開口部5 a的硬罩幕5，厚 度約7 0 n m至約2 0 0 n m厚度。此外，S i 0 C Η膜係包括通稱S i C 膜的膜。此S i 0CΗ膜之製造方法，現正處於開發階段，乃 以在S i 0 2中混入甲基者為代表的製造方法。 再者，蝕刻終止膜3係本發明之「第1蝕刻罩幕層」的 一例，硬罩幕5係本發明之「第2蝕刻罩幕層」的一例。此 外，第1低介電常數層間絕緣膜2與第2低介電常數層間絕 緣膜4係分別屬於本發明之「第1絕緣膜」與「第2絕緣
314363.ptd 第15頁 586160 五、發明說明（π) 膜」之一例。 其次，如第2圖所示，以硬罩幕5與蝕刻終止膜3為罩 幕，藉由對第2低介電常數層間絕緣膜4與第1低介電常數 層間絕緣膜2施行電漿蝕刻處理，而形成配線溝渠7與介層 洞（接觸洞）6。 其中，在第1實施形態的蝕刻程序中，蝕刻氣體採用 氨（N Η 3)氣體，同時使用能帶寬度較夾窄之經單色化過之約 2 0 0 e V以上、約6 0 0 e V以下的離子能施行電漿蝕刻處理。當 採用氨（NH3)氣體之情況時，將離子能設定於約2 0 0eV以 上、約6 0 0 eV以下的理由，如下述。 換句話說，由第4圖所示特性圖中明顯得知，若將離 子能設定於約6 0 0 e V以下的話，當蝕刻氣體採用氨（n 3)氣 體之情況時，便可將由S i SN膜、S i 0骐或S i 0CH膜所構成|虫 刻終止膜3，與由GX-3膜所構成第1低介電常數層間絕緣膜 2及第2低介電常數層間絕緣膜4間的選擇比，提高為約5以 上。此外，由第6圖所示特性圖中得知，當蝕刻氣體採用 氨（NHs)氣體之時，在為求對由GX_3膜所構成第介電常 數層間絕緣膜2及第2低介電常數層間絕緣膜4，獲得某種 程度#刻率（姓刻速度），便必須約2 〇 〇 e ¥以上的離子能。 藉由上述理由’在第1實施形態中，當採用氨（NH 3)氣體之 情況時’，將離子能設定於約2 〇 〇 e v以上、約6 〇 〇 e v以下。 由於藉由一依上述條件下施行電漿蝕刻處理，便可獲 約5以上的較阿選擇比，因此便可將蝕刻終止膜3厚度 變薄。藉此便可抑制隨餘刻終止請度的增加，而所弓丨
第16頁 586160 五、發明說明（12) 發之包含弟1低介電常數層間絕緣膜2、#刻終止膜3、及 第2低介電常數層間絕緣膜4在内的整體絕緣膜，有效介電 常數增加的現象發生。 $ 再者，钱刻氣體亦可採用氮（N D氣體。此情況下，採 用約20 OeV以上、約40 OeV以下之經單色化過離子能施行電 漿餘刻處理。當採用氮（N 0氣體之情況時，將離子能設定 於約20 OeV以上、約40 0 eV以下的理由，如下述。 換句話說，由第5圖所示特性圖中明顯得知，若將離 子能設定於約4 0 0 eV以下的話，當蝕刻氣體採用氮（N 2)氣體 之情況時’便可將由S i 3N骐、S i 0痹或S i 0CH膜所構成蝕刻 終止膜3 ’與由G X - 3膜所構成第1低介電常數層間絕緣膜2 及第2低介電常數層間絕緣膜4間的選擇比，提高為約5以 上。此外，由第6圖所示特性圖中得知，當蝕刻氣體採用 氮（NO氣體之時，在為求對由GX_3膜所構成第1低介電常數 層間絕緣膜2及第2低介電常數層間絕緣膜4，獲得某種程 度蚀刻率（姓刻速度），便必須約2 〇 〇 e v以上的離子能。藉 由上述理由，當採用氮（N 2)氣體之情況時，以將離子能設 定於約2 0 0 eV以上、約40 OeV以下為佳。 再者，在上述#刻程序中，藉由氨（關3)氣體或氮（N2) 氣體中之^含N的離子（nh x+)，與構成第1低介電常數層間絕 緣膜2與第2低介電常數層間絕緣膜4之聚合物膜（Gx —3膜） 中之石反進行化學反應，便可促進蝕刻。此蝕刻將如第6圖 所示’從約1 OOeV起姓刻率（蝕刻速度）將加速，並增加離 子能，同時蝕刻率（餘刻速度）將急遽的增加。而，當氨
314363.ptd 第17頁 586160 五、發明說明（13) (NH3)氣體的情況時，在 ^ 在約4 0 0 e V處 ::率情二 此外，在由S i A腊如μ i… 示，相對於氨（NH3)氣體及氮止膜^將如第6圖所 而單調的增加蝕刻率（麵刻速率2)1、所以將ί離子能的增加 3相對於第丨低介電常數層間絕緣膜沙=終止膜 絕緣膜4的選擇比1是離子能越低的低將變1吊數層間 作是了在Α 向選擇比的話，離子能越低越佳。
仁 在為求θ加姓刻率（蝕刻速度）方面，如上述，告採 用氨（ΝΗ3)氣體之情況時，最好為蝕刻率飽和的約以 上之離子月b ,而吾採用氮（Ν卩）氣體之情況時，最好為蝕刻 率飽和的約2 0 0 eV以上之離子能。
因此，由第4圖與第6圖的特性圖得知，當於氨（NH3)氣 體之情況時’在為求將選擇比提高至約5以上，且增加蝕 刻率（蝕刻速度），當於氨（NH 0氣體之情況時，最好設定於 約4 0 0eV以上、約6 0 0 eV以下的離子能。此外，由第5圖與 第6圖的特性圖得知，當於氮（N 2)氣體之情況時，在為求將 選擇比提咼至約5以上，且增加钱刻率（姓刻速度），最好 設定於約20 OeV以上、約40 OeV以下的離子能。 再者，第7圖至第9圖係顯示當蝕刻氣體採用氬（Ar)氣 體、氮（NO氣體、及氨（題3)氣體，而分別對Si3N臈、Si〇2 膜及S i 0 C賊施行姓刻處理之情況時，離子能與規格化餘 刻率間之關係。圖中呈現直線斜率越小者越不易遭蝕刻。
314363.ptd 第18頁 586160 五、發明說明（14) 就此觀點，若比較第7圖至第9圖的話，得知對氨（NH 3)氣體 與氮（N 2)氣體而言，S i 3N臈最不易遭受蝕刻。此外，在氬 (Ar)氣體、氮（N2)氣體及氨（NH3)氣體之中，得知使用氨 (NH 3)氣體的情況時，最不易遭受蝕刻。藉此，採用氨（NH 3)氣體對由S i 3N臈所構成蝕刻終止膜3進行蝕刻的話，得知 蝕刻率最低，且選擇比將變高。 其次，參照第1 0圖與第1 1圖，針對在第2圖所示蝕刻 步驟中，供產生經單色化過之離子能用之第1實施形態的 電漿蝕刻裝置構造進行說明。 此第1實施形態的電漿蝕刻裝置係如第1 0圖所示，具 備有·由尚真空處理室所構成的試料室11，以及透過卽流 板（or if ice )12而結合於試料室11的電漿源13。電漿源 1 3，係連接至DC偏壓電源1 4。此外，在試料室1 1内設置著 基板1 5。 因為在電漿内處於電中性狀態，所以電漿電位Vp便對 處理室具有正電位（通常數十V)。離子能正確而言，乃取 對加速離子的V b i a s施加此電漿電位V p後的值。 此情況下，離子的能量因為由施加於電漿源1 3中的偏 壓而決定的，因此當將偏壓設定於DC電壓Vb i as之情況 時，離子能的中心將成為e(Vp + Vbias)，其分布將形成如 第1 1圖所示的能帶寬度較狹窄的經單色化過分布。 當採用氨（NH3)氣體之情況時，將離子能e(Vp + Vbias) 設定在約2 0 0 eV以上、約6 0 0 eV以下的範圍内。藉此從第4 圖所示特性圖得知，可將由S i 3N麒、S i 0媒或S i 0CH膜所構
314363.ptd 第19頁 586160 ^蝕刻、止膜3 ’與由GX-3膜所構成第i低介電常數層間絕 緣膜2及第2低介電常數層間絕緣膜4間的選擇比，形成約5 以上的尚選擇比。此外，當採用E (I)氣體之情況時，將 離子能e(Vp + VbiaS)設定在約2〇〇eV以上、約4〇〇eV以下的 範圍内。藉此從第5圖所示特性圖得知，可將由Si 3N膜、 SiO媒或SiOCH膜所構成蝕刻終止膜3，與由以_3膜所構成 第1低介電常數層間絕緣膜2及第2低介電常數層間絕緣膜4 間的選擇比，形成約5以上的高選擇比。 再者’當除需要高選擇比之外，尚需取得較高蝕刻率 (餘刻速度）的情況下，於採用氨（MO氣體之情況時，最好 將離子能e(Vp + Vbias)設定在約40 0eV以上、約6〇〇〜以 下，而於採用氮（N 2)氣體之情況時，最好將離子能^ ( ^口 + Vbias)設定在約2 0 0 eV以上、約4 0 0eV以下。 採用如上述電漿姓刻條件與電漿蝕刻裝置，在形成第 2圖所示介層洞6與配線溝渠7之後，利用第3圖所示步驟形 成雙層金屬鑲嵌構造。換句話說，在將銅填入介層洞6與 配線溝渠7中之後，利用經研磨而去除多餘沉積部分，^ 形成由銅所構成的内連線8。藉此便完成含有第丨實施形緣 之雙層金屬鑲嵌構造的半導體裝置。 ' (第2實施形態） 參照第1 2圖至第1 4圖，針對第2實施形態中，採用不 同於第1 0圖所示第1實施形態之電漿蝕刻裝置的電聚#刻 裝置，產生經單色化過之離子能的情況進行說明。 參照弟1 2圖所不’此苐2貫施形悲的電聚餘刻裝置係
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586160 五、發明說明（16) 具備有：高真空處理室21;連接於高真空處理室21内之基 板2 4上的電容器2 2 ;以及連接於電容器2 2上的高頻電源 2 3。此第2實施形態的電漿蝕刻裝置係對基板2 4施加偏壓 用高頻電壓Vr f · s i η27Γ f t的電漿蝕刻裝置。 蒼照第1 2圖至第1 4圖所示，在離子通過電漿區域2 5與 基板2 4間之電場區域（鞘（s h e a t h ))的通過時間中，當偏壓 電壓Vrf · sin2;r f t的頻率f低於ιΜΗ&情況時，若在偏壓 電壓頂點處使離子射入鞘中的話，能量將為最小（eVp )， 而若在偏壓電壓底點處使離子射入鞘中的話，能量將為最 高（e(Vp + 2Vrf ))。換句話說，如第η圖所示，離子能的寬 度將橫跨2eVrf，同時在靠近二端將存在能量的二個峰 值。此情況下，因為低能量離子對蝕刻的作用較小，因此 可忽略。所以，在此第2實施形態中，將2Vrf側的高能量 峰值之離子能e(Vp + 2Vrf)當作經單色化過之離子能使用。 具體而言，當蝕刻氣體採用氨（NH 3)氣體之情況時，便 將高能量峰值的離子能e(Vp + 2Vrf )值，設定於約2 0 0 eV以 上、約6 0 0 eV以下的值，藉此從第4圖所示特性圖得知，可 將由S i 3N臈、S i 0骐或S i 0CH膜所構成蝕刻終止膜3，與由 GX-3膜所構成第1低介電常數層間絕緣膜2及第2低介電常 數層間絕緣膜4間的選擇比，形成約5以上的高選擇比。此 外’當採用氮（N 2)氣體作為姓刻氣體之情況時，將高能量 峰值的離子能e( Vp + 2Vr f )設定在約2 0 0 eV以上、約400eV以 下。藉此從第5圖所示特性圖得知，可將由S i 3N旃、S i 0媒 或Si 0CΗ膜所構成蝕刻終止膜3，與由GX-3膜所構成第1低
3l4363.ptd 第21頁 586160 五、發明說明（17) 介電常數層間絕緣膜2及第2低介電常數層間絕緣膜4間的 選擇比，形成約5以上的高選擇比。 再者’當除需要高選擇比之外，尚需取得較高蝕刻率 (姓刻速度）的情況下，於採用氨（龍3)氣體之情況時，最好 將高能量峰值的離子能e(Vp + 2Vrf )值設定在約40 0eV以 上、約6 0 0 eV以下；而於採用氮（n2)氣體之情況時，最好將 南能量峰值的離子能值設定在約2 〇 〇 e v以上、約4 0 0 e 乂以 下。 (苐3實施形態） 參照第1 5圖至第丨7圖，此第3實施形態的電漿蝕刻裝 置係採用如同第1 2圖所示第2實施形態之電漿蝕刻裝置的 電聚姓刻裝置。但是，在此第3實施形態的電漿蝕刻裝置 中，提高高頻電源2 3 a的偏壓頻率。 換句話說’此第3實施形態的電漿蝕刻裝置係如同上 述第2實施形態，屬於對基板2 4施加偏壓用高頻的電漿蝕 刻裝置。此情況下’為控制離子的能量，便從高頻電源 23a透過電容器22，對基板24施加具10MHz以上之較高偏壓 頻率f】的高頻電壓vrf · sin2;r f lt。如此若提高偏壓頻率 的話’在離子通過電漿區域2 5與基板2 4間之電場區域（鞘 (s h e a t h))之間，離子便將承受加速與減速的力。此情況 下，離子在高頻並未被加速，而是被由基板2 4所帶電之電 荷決定的電壓Vdc而加速。此電壓Vdc值將依吸入離子之方 式，而對處理室形成負值。 此時的離子能將為e( Vp+ | Vdc | )。此e( Vp + | Vdc | )
314363.ptd 第22頁 586160 五、發明說明（18) 在當採用氨（N Η 0氣體之情況時，便設定為約2 0 0 e V以上、 約6 0 0 e V以下。藉此從第4圖所示特性圖得知，可將由s i 3N 4 膜、SiO媒或Si〇CH膜所構成蝕刻終止膜3，與由GX-3膜所 構成第1低介電常數層間絕緣膜2及第2低介電常數層間絕 緣膜4間的選擇比，形成約5以上的高選擇比。此外，當蝕 刻氣體採用氮（N 2)氣體之情況時，將e ( V p + | V d c | )的值設 定在約20 OeV以上、約40 OeV以下。藉此從第5圖所示特性 圖得知，可將由S i 3N麒、S i 0臈或S i 0CH膜所構成蝕刻終止 膜3，與由GX-3膜所構成第1低介電常數層間絕緣膜2及第2 低介電常數層間絕緣膜4間的選擇比，形成約5以上的高選 擇比。 再者，當除需要高選擇比之外，尚需取得較高蝕刻率 (姓刻速度）的情況時，於採用氨（NH3)氣體之情況時，最好 將e ( V p + | V d c | )之值設定在約4 0 0 e V以上、約6 0 0 e V以 下，而於採用氮（N2)氣體之情況時’最好將e(Vp+| Vde| ) 之值設定在約2 0 0eV以上、約40 0eV以下。 (第4實施形態） 參照第1 8圖所示，此第4實施形態的電漿蝕刻裝置係 具備有：高真空處理室31 ;以及連接於基板34的脈衝電源 3 3。在第1 8圖所示第4實施形態的電漿姓刻裝置中，於美7' 板34施加脈衝偏壓（脈衝電壓VPL)。另外，在電漿餘刻^ 置中，施加脈衝偏壓之事，乃如日本發明專利特開平 、 9 - 2 7 3 9 9號公報等之中所揭示者。 在第4實施形態中，藉由導入第1 9圖所示脈衝作
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586160 五、發明說明（19) 壓，便使離子能如第2 〇圖斛-^ ( , μ ¥DT ,, 圓所不，成為 e(Vp+l VPL| )。此 e(Vp+| VPL| )之值，在當柢 & ^ . 9nn L 甘田私用乳（NH3)之情況時，便設定 為、、勺 2 0 0 e V以上、約 6 0 〇 e ^ 网 士 — ^ ^ , ^ ^ ^ 0 . 乾圍内。藉此從第4圖所示特 性圖付知，可將由S 1 A膜、c · n。+ ^ , r,.彻山rv 〇 / Sl02膜或SiOC賊所構成蝕刻 ίΐΐΐί if 所構成第1低介電常數層間絕緣膜2 及苐2低"電吊數層間絕緣膜4間的選擇比，形成約$以上 的咼選擇比。此外，當蝕刻氣體採用氮（n2)氣體之情況
時’將e(Vp+丨VPL丨）之值設定在約20 0eV以上、約4〇〇eV 以下。藉此從第5圖所示特性圖得知，可將由s i A膜、s 土 〇 膜或Si 0C賊所構成蝕刻終止膜3，與由GX-3膜所構成第i 2 低介電常數層間絕緣膜2及第2低介電常數層間絕緣膜4間 的選擇比，形成約5以上的高選擇比。 再者’當除需要高選擇比之外，尚需取得較高姓刻率 (14刻速度）的情況時，於採用氨（NH 0氣體之情況時，最好 將e( Vp+I VPL | )之值設定在約4 0 0 eV以上、約6〇〇eVa 下；而於採用氮（N2)氣體之情況時，最好將e(Vp+| VPL| ) 之值設定在約2 0 0 eV以上、約4 0 0eV以下。 再者，本次所揭示的實施形態，全部均僅止於例示而 已，不可認為是限制。本發明的範圍並非侷限於上述實施 形態中的說明，舉凡申請專利範圍所揭示，甚至在與申靖 專利範圍具均等涵義與範圍内的所有變更均涵罢在内。 ，只要屬於含Si之膜的話，即便採用由其他膜所構成蝕 譬如’在上述實施形態中，蝕刻終止膜3雖^1例示採用 S“N廯、SM媒或SiOCH膜的例子，但是本發明並不侷限於 此 .1 C7 面感Q Τ ΛΑ ^ ,卩Π 成 ro » ..
314363.ptd 586160 五、發明說明（20) 刻終止膜，亦仍可獲得相同的效果。 再者，在上述實施形態中，構成第1低介電常數層間 絕緣膜2與第2低介電常數層間絕緣膜4的有機聚合物膜， 雖例示採用「哈那烏爾愛雷克德馬德里愛爾公司」（公司 名，音譯）產製之GX-3 (註冊商標）膜，但是本發明並不侷 限於此，只要屬於含C與Η之聚合物膜的話，即便採用其他 聚合物膜，亦仍可獲得相同的效果。 再者，在上述實施形態中，含氮的蝕刻氣體，雖例示 採用氨（ΝΗ 3)氣體或氮（Ν 2)氣體的例子，但是本發明並不侷 限於此，亦可採用含氮的其他氣體。譬如，亦可採用氮氣 與氫氣之混合氣體（Ν2/Η 2)(氫氣的混合比20%至90%範圍）。 當採用此氮氣與氫氣之混合氣體（Ν2/Η2)的情況時，只要採 用與氨（ΝΗ 3)氣體相同離子能等蝕刻條件的話便可。 再者，在上述實施形態中，雖針對形成金屬鑲嵌構造 之際的蝕刻程序為例進行說明，但是本發明並不侷限於 此，可適用於包含有：由含S i之膜所構成蝕刻終止膜（蝕 刻罩幕層）、以及由有機聚合物膜所構成低介電常數絕緣 膜2的其他構造之蝕刻程序。
314363.ptd 第25頁 586160 圖式簡單說明 【圖式簡單說明】 第1圖係本發明第1實施形態的半導體裝置之製造程序 說明剖視圖。 第2圖係本發明第1實施形態的半導體裝置之製造程序 說明剖視圖。 第3圖係本發明第1實施形態的半導體裝置之製造程序 說明剖視圖。 第4圖係當採用氨（NH 3)氣體之情況時，就S i 3N麒、 S i 0媒及S i 0CΗ膜而言，離子能與蝕刻比間之關係特性圖。 第5圖係當採用氮（Ν 2)氣體之情況時，就S i 3Ν脬、S i 0 2 膜及S i 0CΗ膜而言，離子能與蝕刻比間之關係特性圖。 第6圖係當採用氨（ΝΗ 3)氣體或氮（Ν2)氣體之情況時， 就有機聚合物膜（G X - 3膜）與S i 3Ν胰而言，離子能相對於蝕 刻率之關係特性圖。 第7圖係當將氬氣、氮氣及氨氣當作蝕刻氣體使用， 並對S i 3Ν麒施行蝕刻的情況時，離子能與經規格化蝕刻率 間的關係特性圖。 第8圖係當將氬氣、氮氣及氨氣當作蝕刻氣體使用， 並對S i 0媒施行蝕刻的情況時，離子能與經規格化蝕刻率 間的關係特性圖。 第9圖係當將氬氣、氮氣及氨氣當作蝕刻氣體使用， 並對S i 0CΗ膜施行蝕刻的情況時，離子能與經規格化蝕刻 率間的關係特性圖。 第1 0圖係本發明第1實施形態的半導體裝置之製造方
314363.ptd 第26頁 586160 圖式簡單說明 法中所採用的電漿蝕刻裝置概略圖。 第1 1圖係採用第1 0圖所示第1實施形態的電漿蝕刻裝 置之情況時，離子能分布狀態特性圖。 第1 2圖係本發明第2實施形態的半導體裝置之製造方 法中所採用的電漿蝕刻裝置概略圖。 第1 3圖係本發明第2實施形態之處理室中，基板電位 示意圖。 第1 4圖係當採用第1 2圖所示第2實施形態的電漿蝕刻 裝置的情況時，離子能分布狀態特性圖。 第1 5圖係本發明第3實施形態的半導體裝置之製造方 法中所採用的電漿蝕刻裝置構成概略圖。 第1 6圖係本發明第3實施形態之處理室中，基板電位 示意圖。 第1 7圖係當採用第1 5圖所示第3實施形態的電漿蝕刻 裝置的情況時，離子能分布狀態特性圖。 第1 8圖係本發明第4實施形態的半導體裝置之製造方 法中所採用的電漿蝕刻裝置構成概略圖。 第1 9圖係本發明第4實施形態之處理室中，基板電位 示意圖。 第2 0圖係當第1 8圖所示第4實施形態的電漿蝕刻裝置 之離子能分布狀態特性圖。 第2 1圖係習知含有雙層金屬鑲嵌構造的半導體裝置之 製造程序的說明剖視圖。 第2 2圖係習知含有雙層金屬鑲嵌構造的半導體裝置之
314363.ptd 第27頁 586160 圖式簡單說明 製造程序的說明剖視圖。 第2 3圖係習知含有雙層金屬鑲嵌構造的半導體裝置之 製造程序的說明剖視圖。 1、1 0 1金屬覆蓋膜 2、1 0 2第1低介電常數層間絕緣膜 3、 1 0 3蝕刻終止膜 3 a、5 a、1 0 3 a、1 0 5 a開口部 4、 1 0 4第2低介電常數層間絕緣膜 5、 105硬罩幕 6、106介層洞 7、1 0 7配線溝渠 8 内連線 11 試料室 1 5、2 4、3 4 基板 22 電容器 25 電漿區域 108 内連配線 13 電漿源 2 1、3 1高真空處理室 2 3、2 3 頻電源 3 3 脈衝電源 VPL 脈衝電壓
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Claims (1)

  1. 586160 六、申請專利範圍 1. 一種半導體裝置之製造方法，係包括有： 形成含有具c與Η之聚合物膜的第1絕緣膜之步驟； 在該第1絕緣膜上的既定區域中，形成含S i之第1 餘刻罩幕層的步驟；以及 將該第1蝕刻罩幕層當作罩幕，並採用含氮之蝕刻 氣體、與能帶寬度狹窄之經單色化過離子能，對該第1 絕緣膜施行電漿蝕刻的步驟。 2. 如申請專利範圍第1項之半導體裝置之製造方法，其 中，該電漿蝕刻步驟係包含有：採用含有氨氣、及氮 氣與氫氣之混合氣體中之任一者的蝕刻氣體，以及經 單色化過之20 OeV以上且60 OeV以下的離子能，對該第1 絕緣膜施行電漿蝕刻的步驟。 3. 如申請專利範圍第2項之半導體裝置之製造方法，其 中，該電漿蝕刻步驟係包含有：採用含有氨氣、及氮 氣與氫氣之混合氣體中之任一者的蝕刻氣體，以及經 單色化過之40 OeV以上且60 OeV以下的離子能，對該第1 絕緣膜施行電漿蝕刻的步驟。 4. 如申請專利範圍第1項之半導體裝置之製造方法，其 中，該電漿蝕刻步驟係包含有：採用含有氮氣的蝕刻 氣體，及經單色化過之2 0 0 e V以上且4 0 0 e V以下的離子 能，對該第1絕緣膜施行電漿蝕刻的步驟。 5. 如申請專利範圍第1項之半導體裝置之製造方法，其 中，該第1蝕刻罩幕層係含S i之膜。 6. 如申請專利範圍第5項之半導體裝置之製造方法，其
    314363.ptd 第29頁 586160 六、申請專利範圍 中，該第1蝕刻罩幕層係含有由：S i 3N臈、S i 0媒及 S i 0CH膜所構成組群中至少選擇其中一種的膜。 7. 如申請專利範圍第1項之半導體裝置之製造方法，其 中，該第1蝕刻罩幕層係含S i 3N臈； 該電漿蝕刻步驟係包含有：將含有該S i 3N麒的第1 蝕刻罩幕層當作罩幕，並採用含氨氣之蝕刻氣體、與 能帶寬度狹窄之經單色化過離子能，對該第1絕緣膜施 行電漿蝕刻處理之步驟。 8. 如申請專利範圍第1項之半導體裝置之製造方法，其 中，該第1絕緣膜係介電常數低於3. 9的低介電常數絕 緣膜。 9. 如申請專利範圍第1項之半導體裝置之製造方法，其 中，該電漿蝕刻步驟係包含有：當採用對電漿源施加 DC偏壓Vb i as的電漿蝕刻裝置之時，便將電漿電位設定 為V p，並將由e ( V p + V b i a s )所規範的離子能當作經單色 化過之離子能使用，而對該第1絕緣膜施行電漿蝕刻的 步驟。 1 0.如申請專利範圍第1項之半導體裝置之製造方法，其 中，該電漿蝕刻步驟係包含有：當採用對基板施加高 頻偏壓Vrf · sin2;r f t的電漿蝕刻裝置之時，便將電漿 電位設定為V p，並將由e ( V p + 2 V r 〇所規範的高能峰值 之離子能當作經單色化過之離子能使用，而對該第1絕 緣膜施行電漿蝕刻的步驟。 1 1.如申請專利範圍第1項之半導體裝置之製造方法，其
    314363.ptd 第30頁 586160 六、申請專利範圍 中，該電漿蝕刻步驟係包含有：當採用對基板施加具 有10MHz以上之高頻f〗的高頻偏壓Vrf· sin7T 2f J的電 漿蝕刻裝置之時，便將電漿電位設定為Vp，並設定於 由該基板所帶電電荷決定的電壓V d c，且將由e ( V p + | Vdc I )所規範的離子能當作經單色化過之離子能使 用，而對該第1絕緣膜施行電漿蝕刻的步驟。 1 2 .如申請專利範圍第1項之半導體裝置之製造方法，其 中，該電漿蝕刻步驟係包含有：當採用對基板施加脈 衝電壓VPL的電漿蝕刻裝置之時，便將電漿電位設定為 Vp，並將由e(Vp+ | VPL | )所規範的離子能當作經單色 化過之離子能使用，而對該第1絕緣膜施行電漿蝕刻的 步驟。 1 3.如申請專利範圍第1項之半導體裝置之製造方法，其 中，在該電漿蝕刻步驟之前，更包含有： 於該第1蝕刻罩幕層上，形成含有具C與Η之聚合物 膜的第2絕緣膜之步驟；以及 在該第2絕緣膜上的既定區域中，形成第2蝕刻罩 幕層之步驟； 該電漿蝕刻步驟係包含有：藉由以該第2蝕刻罩幕 層與該第1蝕刻罩幕層為罩幕，並採用含氮之蝕刻氣 體、與能帶寬度狹窄之經單色化過離子能，對該第2絕 緣膜與該第1絕緣膜施行電漿蝕刻處理，而同時形成介 層洞與配線溝渠的步驟。 1 4 .如申請專利範圍第1 3項之半導體裝置之製造方法，其
    314363.ptd 第31頁 586160 六、申請專利範圍 中，該第2絕緣膜係介電常數低於3. 9的低介電常數絕 緣膜。 1 5 . —種半導體裝置之製造方法，係包括有： 形成含有具C與Η之聚合物膜的第1絕緣膜之步驟； 在該第1絕緣膜上的既定區域中，形成含S i之第1 #刻罩幕層的步驟； 在該第1蝕刻罩幕層上，形成含有具C與Η之聚合物 膜的第2絕緣膜之步驟； 在該第2絕緣膜上的既定區域中，形成第2蝕刻罩 幕層的步驟；以及 藉由將該第2钱刻罩幕層與該第1蝕刻罩幕層當作 罩幕，並採用含氮之蝕刻氣體、與能帶寬度狹窄之經 單色化過離子能，對該第2絕緣膜與該第1絕緣膜施行 電漿蝕刻，而同時形成介層洞與配線溝渠的步驟。 1 6 .如申請專利範圍第1 5項之半導體裝置之製造方法，其 中，該同時形成介層洞與配線溝渠的步驟係包含有： 採用含有氨氣、及氮氣與氫氣之混合氣體中之任 一者的蝕刻氣體，以及經單色化過之2 0 0 eV以上且 6 0 0 e V以下的離子能，對該第2絕緣膜與該第1絕緣膜施 行電漿蝕刻的步驟。 1 7 .如申請專利範圍第1 6項之半導體裝置之製造方法，其 中，該同時形成介層洞與配線溝渠的步驟係包含有： 採用含有氨氣、及氮氣與氫氣之混合氣體中之任 一者的蝕刻氣體，以及經單色化過之4 0 0 e V以上且
    314363.ptd 第32頁 586160 六、申請專利範圍 6 0 0 eV以下的離子能，對該第2絕緣膜與該第1絕緣膜施 行電漿蝕刻的步驟。 1 8 .如申請專利範圍第1 5項之半導體裝置之製造方法，其 中，該同時形成介層洞與配線溝渠的步驟係包含有： 採用含有氮氣的蝕刻氣體，及經單色化過之2 0 0 eV 以上且40 OeV以下的離子能，對該第2絕緣膜與該第1絕 緣膜施行電漿蝕刻的步驟。 1 9 .如申請專利範圍第1 5項之半導體裝置之製造方法，其 中，該第1蝕刻罩幕層係含S i之膜。 2 0 .如申請專利範圍第1 5項之半導體裝置之製造方法，其 中，該第1蝕刻罩幕層係含有S i 3N臈； 該同時形成介層洞與配線溝渠的步驟係包括有： 將該第2蝕刻罩幕層及含有該S i 3N膜的第1蝕刻罩 幕層當作罩幕，並採用含氨氣之蝕刻氣體、與能帶寬 度狹窄之經單色化過離子能，對該第2絕緣膜與該第1 絕緣膜施行電漿蝕刻處理之步驟。 2 1.如申請專利範圍第1 5項之半導體裝置之製造方法，其 中，該第1絕緣膜與該第2絕緣膜係介電常數低於3. 9的 低介電常數絕緣膜。
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