JPS61147547A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61147547A JPS61147547A JP26997684A JP26997684A JPS61147547A JP S61147547 A JPS61147547 A JP S61147547A JP 26997684 A JP26997684 A JP 26997684A JP 26997684 A JP26997684 A JP 26997684A JP S61147547 A JPS61147547 A JP S61147547A
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- JP
- Japan
- Prior art keywords
- insulating film
- film
- semiconductor device
- element isolation
- formation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に微細化が進
んだ集積回路の素子分離技術に改良を施した半導体装置
の製造方法に係わる。
んだ集積回路の素子分離技術に改良を施した半導体装置
の製造方法に係わる。
最近、半導体集積回路の島集積化、素子の微細化が一段
と進んでいる。素子の微細化が進むと素子分離領域（フ
ィールド領域）も微細化されてくる。そこで、従来の選
択酸化法（ＬＯＧＯ８）に代わり、基板のフィールド領
域をエツチングして溝を形成し、この溝に平坦に絶縁膜
を埋込む素子分離法が提供されている。その−例の基本
的な工程を第２図を用いて説明する。
と進んでいる。素子の微細化が進むと素子分離領域（フ
ィールド領域）も微細化されてくる。そこで、従来の選
択酸化法（ＬＯＧＯ８）に代わり、基板のフィールド領
域をエツチングして溝を形成し、この溝に平坦に絶縁膜
を埋込む素子分離法が提供されている。その−例の基本
的な工程を第２図を用いて説明する。
まず、シリコン基板１のフィールド領域を選択エツチン
グして幅の狭い溝２ａ、幅の広い溝２ｂを夫々形成し、
その上にＣＶＤ法により絶縁Ｍ３を全面堆積した後、ス
ピンコード法によりレジスト膜４を塗布して表面を平坦
化する（第２図（ａ）図示）。この後、レジスト膜４と
絶縁膜３を、両者に対するエツチング速度が等しい条件
の反応性イオンエツチング（ＲＩＥ）法により全面エツ
チングして素子形成領域の基板表面を露出させる（第２
図（÷）図示）。この後は周知の工程に従って所望の半
導体装置を製造する。
グして幅の狭い溝２ａ、幅の広い溝２ｂを夫々形成し、
その上にＣＶＤ法により絶縁Ｍ３を全面堆積した後、ス
ピンコード法によりレジスト膜４を塗布して表面を平坦
化する（第２図（ａ）図示）。この後、レジスト膜４と
絶縁膜３を、両者に対するエツチング速度が等しい条件
の反応性イオンエツチング（ＲＩＥ）法により全面エツ
チングして素子形成領域の基板表面を露出させる（第２
図（÷）図示）。この後は周知の工程に従って所望の半
導体装置を製造する。
この第１の方法を用いると、図から明からなように幅の
狭い溝２ａでは略完全に絶縁ｍ３が平坦に埋込まれるが
、幅の広い溝２ｂではレジスト膜４の膜厚が薄く形成さ
れるために残置される絶縁１１！４も薄くなってしまい
、完全な平坦化ができない。
狭い溝２ａでは略完全に絶縁ｍ３が平坦に埋込まれるが
、幅の広い溝２ｂではレジスト膜４の膜厚が薄く形成さ
れるために残置される絶縁１１！４も薄くなってしまい
、完全な平坦化ができない。
このようなことから、より完全な平坦化を実現するため
、幅の広い溝に写真蝕刻法（ＰＥＰ）により選択的に第
１層レジスト膜を形成して粗く平坦化し、次いで全面に
第２層レジスト膜をスビンコー１−する方法がある。こ
の第２の方法によれば、前述した第１の方法に比べ平坦
度は良くなる。しかしながら、この方法によれば、第１
層レジスト膜のエツジと素子形成領域の間の第２層レジ
スト膜は薄くなる。特に、第１層レジスト膜のＰＥＰで
合せずれがあると素子形成領域との膜厚が薄くなり、エ
ッチバック時レジスト膜が速くエツチングされ、その下
の絶縁膜もエツチングされる。従って、第２の方法の場
合、広いフィールド部の素子形成領域とのエツジ部分の
平坦性は低下する。
、幅の広い溝に写真蝕刻法（ＰＥＰ）により選択的に第
１層レジスト膜を形成して粗く平坦化し、次いで全面に
第２層レジスト膜をスビンコー１−する方法がある。こ
の第２の方法によれば、前述した第１の方法に比べ平坦
度は良くなる。しかしながら、この方法によれば、第１
層レジスト膜のエツジと素子形成領域の間の第２層レジ
スト膜は薄くなる。特に、第１層レジスト膜のＰＥＰで
合せずれがあると素子形成領域との膜厚が薄くなり、エ
ッチバック時レジスト膜が速くエツチングされ、その下
の絶縁膜もエツチングされる。従って、第２の方法の場
合、広いフィールド部の素子形成領域とのエツジ部分の
平坦性は低下する。
本発明は上記事情に鑑みてなさ机たもので、幅の種々異
なる素子分離領域を、フィールド領域に簡単な工程で平
坦に埋込んで形成できる半導体装置の製造方法を提供す
ることを目的とするものである。
なる素子分離領域を、フィールド領域に簡単な工程で平
坦に埋込んで形成できる半導体装置の製造方法を提供す
ることを目的とするものである。
本発明は、半導体基板に一定幅の溝を狭い素子工程と、
前記基板全面に溝の深さと同等以上の厚みを有した第１
の絶縁膜を堆積する工程と、この第１の絶縁膜上に平坦
化材を形成する工程と、前記平坦化材と第１の絶縁膜を
素子形成予定部上に第１の絶縁膜を薄く残存するように
形成する全面とにより、幅の種々異なる素子分離領域を
フィールド領域に簡単な工程で平坦に埋込んで形成する
ことを図ったものである。
前記基板全面に溝の深さと同等以上の厚みを有した第１
の絶縁膜を堆積する工程と、この第１の絶縁膜上に平坦
化材を形成する工程と、前記平坦化材と第１の絶縁膜を
素子形成予定部上に第１の絶縁膜を薄く残存するように
形成する全面とにより、幅の種々異なる素子分離領域を
フィールド領域に簡単な工程で平坦に埋込んで形成する
ことを図ったものである。
本発明において、第２の絶縁膜を形成する手段としては
例えばＬＯＣＯ８法によりシリコン窒化ｌ１ｌ（耐酸化
性膜）を用いて行なう方法が挙げられる。
例えばＬＯＣＯ８法によりシリコン窒化ｌ１ｌ（耐酸化
性膜）を用いて行なう方法が挙げられる。
（発明の実施例〕
以下、本発明の一実施例を第１図（ａ）〜（ｆ）を参照
して説明する。
して説明する。
（１）、まず、（１００）シリコン基板２１上に酸化に
より厚さ４０００人の酸化膜（図示せず）を形成した。
より厚さ４０００人の酸化膜（図示せず）を形成した。
つづいて、ＰＥＰにより、レジスト膜をマスクとしてこ
の酸化膜を選択的にエツチングし、酸化膜パターン２２
を形成した。次いで、レジスト膜を剥離した後、酸化膜
パターン２２をマスクとしてＣＦ４ガスを含むＲＩＥに
より前記基板２１を選択的にエツチングし、深さ０．７
５μ瓦程度、幅１．２μｍの溝２３ａ、２３ｂを夫々形
成した。ここで、図中の２４は素子形成予定部であり、
２５は溝２３ａで囲まれたフィールド領域形成予定部で
ある（第１図（ａ）図示）。しかる後、酸化膜パターン
２２をマスクとして基板２１にイオン注入を行なって反
転防止層（図示せず）を形成した。更に、酸化膜パター
ン２２を除去後、１０００℃、ドライ０２中で基板全面
に熱酸化膜（図示せず）を３００人程度形成した後、Ｓ
ｉ Ｈ４と０２を含むガスを利用したＣＶＤ法により約
１μ肝程度のシリコン酸化膜２６を堆積し、つづいて低
粘度のレジスト膜（平坦化材）２７をスピンコード法に
より塗布した（第１図（ｂ）図示）。
の酸化膜を選択的にエツチングし、酸化膜パターン２２
を形成した。次いで、レジスト膜を剥離した後、酸化膜
パターン２２をマスクとしてＣＦ４ガスを含むＲＩＥに
より前記基板２１を選択的にエツチングし、深さ０．７
５μ瓦程度、幅１．２μｍの溝２３ａ、２３ｂを夫々形
成した。ここで、図中の２４は素子形成予定部であり、
２５は溝２３ａで囲まれたフィールド領域形成予定部で
ある（第１図（ａ）図示）。しかる後、酸化膜パターン
２２をマスクとして基板２１にイオン注入を行なって反
転防止層（図示せず）を形成した。更に、酸化膜パター
ン２２を除去後、１０００℃、ドライ０２中で基板全面
に熱酸化膜（図示せず）を３００人程度形成した後、Ｓ
ｉ Ｈ４と０２を含むガスを利用したＣＶＤ法により約
１μ肝程度のシリコン酸化膜２６を堆積し、つづいて低
粘度のレジスト膜（平坦化材）２７をスピンコード法に
より塗布した（第１図（ｂ）図示）。
（２Ｊ０次に、レジスト１２７とシリコン酸化ｇ１２６
に対するエツチング速度が相等しくなるように条件設定
されたＣＦ４と０２ガスを含みＲＩＥにより、素子形成
予定部２４と一部のフィールド酸化膜形成予定部２５上
のシリコン酸化膜２６を約１０００人残すように全面エ
ツチングした（第１図（Ｃ）図示）。つづいて、残存し
たシリコン酸化膜２６上にＣＶＤ法により厚さ２５００
人のシリコン窒化膜（図示せず）を形成した後、ＰＥＰ
によりレジスト膜をマスクとして前記フィールド酸化膜
形成予定部２５に対応するシリコン窒化膜を選択的にエ
ツチングし、窒化膜パターン２８を形成した（第１図（
ｄ）図示）。次いで、レジスト膜を剥離後、前記窒化膜
パターン２８をマスクとしてＬＯＣＯ８法によりフィー
ルド酸化し、約８５００人のフィールド酸化ＩＩＩ（幅
の広い素子分離領域）２９を形成した（第１図（ｅ）図
示）。
に対するエツチング速度が相等しくなるように条件設定
されたＣＦ４と０２ガスを含みＲＩＥにより、素子形成
予定部２４と一部のフィールド酸化膜形成予定部２５上
のシリコン酸化膜２６を約１０００人残すように全面エ
ツチングした（第１図（Ｃ）図示）。つづいて、残存し
たシリコン酸化膜２６上にＣＶＤ法により厚さ２５００
人のシリコン窒化膜（図示せず）を形成した後、ＰＥＰ
によりレジスト膜をマスクとして前記フィールド酸化膜
形成予定部２５に対応するシリコン窒化膜を選択的にエ
ツチングし、窒化膜パターン２８を形成した（第１図（
ｄ）図示）。次いで、レジスト膜を剥離後、前記窒化膜
パターン２８をマスクとしてＬＯＣＯ８法によりフィー
ルド酸化し、約８５００人のフィールド酸化ＩＩＩ（幅
の広い素子分離領域）２９を形成した（第１図（ｅ）図
示）。
更に、窒化膜パターン２８を化学ドライエツチング法に
より除去した後、Ｎ８４Ｆにてシリコン酸化１１２６、
フィールド酸化ｌｌ１２９を全面エツチングして素子形
成予定部上のシリコン酸化膜２６を除去した。ここで、
満２３ｂに残存したシリコン酸化膜は幅の狭い素子分離
領域３０となる。以後、周知の工程に従って所望の半導
体装置を製造したく第１図（ｆ）図示）。
より除去した後、Ｎ８４Ｆにてシリコン酸化１１２６、
フィールド酸化ｌｌ１２９を全面エツチングして素子形
成予定部上のシリコン酸化膜２６を除去した。ここで、
満２３ｂに残存したシリコン酸化膜は幅の狭い素子分離
領域３０となる。以後、周知の工程に従って所望の半導
体装置を製造したく第１図（ｆ）図示）。
しかして、本発明によれば、幅の広い素子分離領域２９
は溝２３ａ、２３ａ間を広くとってＬＯＣＯ８法により
形成し、かつ幅の狭い素子分離領域３０はシリコン基板
２１に溝２３ｂを形成し、更に基板全面に溝２３ｂの深
さく０．７５μｍ）以上の膜厚（約１μｍ）のシリコン
酸化膜２６の形成、レジスト膜２７の堆積を行なった後
、ＲＩＥによる全面エツチング等を経て形成するため、
幅の異なる素子分離領域２９．３０を簡単な工程でフィ
ールド領域に平坦に形成できる。また、このように平坦
化が可能となるため、従来のＬＯＣＯ８法のみを用いた
場合の半導体装置の製造方法と比べ、素子の微細化がよ
り促進できる。
は溝２３ａ、２３ａ間を広くとってＬＯＣＯ８法により
形成し、かつ幅の狭い素子分離領域３０はシリコン基板
２１に溝２３ｂを形成し、更に基板全面に溝２３ｂの深
さく０．７５μｍ）以上の膜厚（約１μｍ）のシリコン
酸化膜２６の形成、レジスト膜２７の堆積を行なった後
、ＲＩＥによる全面エツチング等を経て形成するため、
幅の異なる素子分離領域２９．３０を簡単な工程でフィ
ールド領域に平坦に形成できる。また、このように平坦
化が可能となるため、従来のＬＯＣＯ８法のみを用いた
場合の半導体装置の製造方法と比べ、素子の微細化がよ
り促進できる。
なお、上記実施例では、幅の広い素子分離領域をＬＯＣ
Ｏ８法により形成する場合について述べたが、これに限
定されるものではない。また、Ｌｏｃｏｓ法を用いる際
、マスクとしてシリコン窒化膜を用いたが、これに限ら
ず、他の耐酸化性膜を用いてもよい。
Ｏ８法により形成する場合について述べたが、これに限
定されるものではない。また、Ｌｏｃｏｓ法を用いる際
、マスクとしてシリコン窒化膜を用いたが、これに限ら
ず、他の耐酸化性膜を用いてもよい。
以上詳述した如く本発明によれば、幅の種々異なる素子
分離領域を簡串な工程でフィールド領域に形成でき、も
って素子の微細化が可能な信頼性の高い半導体装置の製
造方法を提供できるものである。
分離領域を簡串な工程でフィールド領域に形成でき、も
って素子の微細化が可能な信頼性の高い半導体装置の製
造方法を提供できるものである。
第１図（ａ）〜（ｆ）は本発明の一実施例に係る半導体
装置の製造方法を製造工程順に示す断面図、第２図（ａ
）〜（ｂ）は従来の半導体装置の製造方法を製造工程順
に示す断面−である。 ２１・・・シリコン酸化膜、２２・・・酸化膜パターン
、２３ａ、２３ｂ・・・溝、２４・・・素子形成予定部
、２５・・・フィールド酸化膜形成予定部、２６・・・
シリコン酸化膜、２７・・・レジスト膜、２８・・・窒
化膜パターン、２９．３０・・・素子分離領域。
装置の製造方法を製造工程順に示す断面図、第２図（ａ
）〜（ｂ）は従来の半導体装置の製造方法を製造工程順
に示す断面−である。 ２１・・・シリコン酸化膜、２２・・・酸化膜パターン
、２３ａ、２３ｂ・・・溝、２４・・・素子形成予定部
、２５・・・フィールド酸化膜形成予定部、２６・・・
シリコン酸化膜、２７・・・レジスト膜、２８・・・窒
化膜パターン、２９．３０・・・素子分離領域。
Claims (2)
- （１）、半導体基板に一定幅の溝を狭い素子分離領域形
成予定部、及び前記溝より幅の広い素子分離高形成予定
部との境界に形成する工程と 前記基板全面に溝の深さと同等以上の厚みを有した第１
の絶縁膜を堆積する工程と、この第１の絶縁膜上に平坦
化材を形成する工程と、前記平坦化材と第１の絶縁膜を
素子形成予定部上に第１の絶縁膜が薄く残存するように
全面エッチングする工程と、前記幅の広い素子分離領域
形成予定部に第２の絶縁膜を形成する工程を具備するこ
とを特徴とする半導体装置の製造方法。 - （２）、第２の絶縁膜を、ＬＯＣＯＳ法によりシリコン
窒化膜を用いて形成することを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。（３）、平坦化
材としてレジスト膜を用いることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26997684A JPS61147547A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26997684A JPS61147547A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147547A true JPS61147547A (ja) | 1986-07-05 |
Family
ID=17479842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26997684A Pending JPS61147547A (ja) | 1984-12-21 | 1984-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147547A (ja) |
-
1984
- 1984-12-21 JP JP26997684A patent/JPS61147547A/ja active Pending
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