JPH04253322A - ３つのレジスト層を利用した平坦化方法 - Google Patents

３つのレジスト層を利用した平坦化方法

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JPH04253322A
JPH04253322A JP3159192A JP15919291A JPH04253322A JP H04253322 A JPH04253322 A JP H04253322A JP 3159192 A JP3159192 A JP 3159192A JP 15919291 A JP15919291 A JP 15919291A JP H04253322 A JPH04253322 A JP H04253322A
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ジョン　ピー　スクーポ
Frances P Alvarez
フランシス　ピー　アルヴァレイズ
Gregory J Grula
グレゴリー　ジェイ　グルーラ
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    • H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体デバイスの製造、
更に言えば半導体デバイスの製造の間に用いる平面化プ
ロセスに関する。
【０００２】
【従来の技術】高密度メモリチップ、マイクロプロセッ
サ、あるいはそのようなものの従来の超大規模集積回路
（ＶＬＳＩ）の状態での最小サイズは、サブミクロンの
レベルにまで減少された。これらのＶＬＳＩには、異な
ったサイズを持つ様々なデバイス（トランジスタや他の
回路素子）が利用されている。幾つかのデバイスはサブ
ミリコンのサイズであるかもしれないし、一方他のデバ
イスはそれよりもより大きなサイズであるかもしれない
。また個々のデバイスを分離するために、一定の高さと
変化する幅を有する幅の狭い絶縁性の溝が用いられてい
た。溝の幅は大幅に変えることが可能である。これらの
絶縁性の溝は一般に二酸化シリコンのような誘電体で満
たされている。あるＶＬＳＩチップは単一の基層上ある
いはウエア上に製造され、そして各ウエハには幾つかの
グ全体的な平面化及びエッチバック段階が必要とされる
。複雑なトポグラフィのため、特に大きく変化する浅い
溝が用いられた場合、それらの溝にサイズ及びデバイス
密度とは無関係に一様な酸化物を満たそうとすると度々
問題が起きる。このようなＶＬＳＩのため、製造の間の
トポグラフィ管理は重要なプロセス段階となっている。
【０００３】レジストコートされた誘電層のエッチバッ
クは有機半導体ウエハを平面化するために一般に用いら
れている。この技術では、二酸化シリコンのような誘電
体物質の単一のフィルムあるいは層がウエハ表面上方に
付着され、そうしてそのウエハ表面が平面化される。ホ
トレジストあるいはポリイミドのような有機フィルムが
その後ウエハ上にスパンオンされ、そうしてそのウエハ
の表面全体が平面化される。このスパンオンされたフィ
ルムと誘電体との結合体はその後、有機フィルムと誘電
体フィルムの両方に対して等しいエッチ速度を作るよう
に設定されたプラズマ環境内でエッチされる。しかしな
がら、地形間の距離が増加した場合には、この技術は平
らな表面の代わりに正角な（ｃｏｎｆｏｒｍａｌ）表面
を作り出してしまう。
【０００４】図１やこれと似た形態を持つシリコンウエ
ハに平面化をよりよく行うための他の方法に、第２ホト
レジストあるいはポリアミド層をウエハ全体にスピンオ
ンする前に幅の広い溝２３内だけにホトレジストの第１
層を形成することによって幅の狭い溝と思われる幅の広
い溝２３を作るというものがある。このプロセスは、１
９８８年１１月発行のＳｈｅｌｄｏｎ　等による、「Ａ
ｐｐｌｏｃａｔｉｏｎ　ｏｆ　ａ　Ｔｗｏ−Ｌａｙｅｒ
　Ｐｌａｎａｒｉｚａｔｉｏｎ　Ｐｒｏｃｅｓｓ　ｔｏ
　ＶＬＳＩ　Ｉｎｔｅｒｍｅｔａｌ　Ｄｉｅｌｅｃｔｒ
ｉｃ　＆　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ　Ｐｒｏ
ｃｅｓｓ　」ＩＥＥＥ　Ｔｒａｎｚａｃｔｉｏｎｓ　ｏ
ｎ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ　Ｍａｎｕｆａｃｔ
ｕｒｉｎｇ　　Ｖｏｌ．１　　、Ｎｏ．４にある。この
方法は上で述べた従来の方法よりもよりよい平面を作り
出すのであるが、特にトポグラフィに幅の変化する狭い
幅の溝が含まれる場合にはまだ最適なものではない。溝
の大きさ、及び／または、パターン密度とは関係なく、
溝に一様な酸化物を満たすことが強く望まれる。本発明
は従来の２層平面化プロセスの代わりに３層平面化プロ
セスを利用することにより一様に酸化物が満たされた幅
の狭い溝を提供するものであり、またそれは溝のサイズ
やパターン密度とはほぼ無関係なものである。
【０００５】
【発明の概要】少なくとも１つの溝が残りの溝よりもか
なり幅が広いような狭い幅の溝を有するシリコン基層を
平面化する方法が開示されている。溝と溝との間の領域
は活性領域を定める。基層の表面形態とほぼ正角な（ｃ
ｏｎｆｏｒｍ）ある誘電層が形成される。第１のレジス
ト層がより幅の広い溝に形成され、それは活性領域上部
の二酸化シリコン表面に近いレベルになる。第２のレジ
スト層が表面全体に形成され、その後、ほぼ全てのレジ
ストが活性領域から取り除かれるまでだけは、一様にエ
ッチバックされる。第３のレジスト層がその後基層上に
形成され、そして全てのレジストと二酸化シリコンが活
性領域から取り除かれるまでエッチバックがなされる。
【０００６】
【実施例】基層表面の形態やチップ密度とはほぼ独立し
た平行な平面を得るための３層平面化方法を述べる。本
発明の方法は、誘電体が満たされた幅の変化する平らな
浅い絶縁性の溝をシリコン基層内に形成することを内容
とし、それを単なる例として記述している。しかしなが
ら、本発明は、図１〜８の特定の実施例に限られるもの
ではなく、同一の、あるいは異なった側面距離で分割さ
れたほぼ等しい一定の高さを有しているようなどんな基
層表面形状にも同じように適用されることが、当業者に
は明かであろう。平面化されるべきシリコン基層の最初
の表面形状もまた、ウエハ製造プロセス間の多数の異な
る段階のうちのいづれの段階のものでもよいということ
に気をつけてもらいたい。これらの領域は、ここで述べ
られた活性領域や、絶縁性のチャネルによって分離され
たアイランドを表すことができ、またそれらは中間レベ
ル誘電体を必要とするメタルラインを表し、基層メタル
をパターン化することができる。
【０００７】図１は、半導体基層、即ちウエハ１０を示
しており、このウエハは、狭い幅の溝２１と、狭い幅の
溝２１と広い幅の溝２３との間にある幅の広い活性領域
２２とによって分離された幅の狭い活性領域２０を含む
。基層１０のこの表面形状はこのように、変化している
幅（水平距離）２１と２３の溝によって分離されている
ほぼ一定の高さの活性領域２０及び２２を含む。２１あ
るいは２３のようなこれらの溝をシリコン基層内に形成
しなけばならない場合、その最終目標は常に、一般に二
酸化シリコンであるような誘電体物質でそれらの溝を満
たし、図８に示すような絶縁性の溝を有する平面基層を
得ることである。平らな表面を得るためには一連のプロ
セスが必要であり、それは本発明の方法によって記述さ
れている。
【０００８】適切なクリーニング段階が済んだのち、半
導体デバイスの製造に係わる当業者にはよく知られた気
相成長法（ＣＶＤ）を一般には用いて、正角な二酸化層
３２を図２に示されているように形成する。溝２１及び
２３が正角なＣＶＤ酸化物で満たされた後、この酸化物
を活性領域から取り除かれなければならないが、溝（フ
ィールド）２１及び２３からは取り除かれる必要はない
。これを実行するため、始めにそのウエハ１０を全体的
にホトレジスト物質で平らにし、その後、そのホトレジ
ストと酸化物を活性領域２０及び２２から同時にエッチ
バックする必要がある。
【０００９】基層の表面を平らにするために用いられて
いた従来における技術は、ホトレジスト層を全ウエハ上
にスピンオンし、その後そのホトレジスト層とＣＶＤ酸
化物層３２をニトリド層２８が露出されるまでエッチバ
ックするというものであった。しかしながらこの方法で
は、滑らかでしかも平らな表面とはならない。なぜなら
、ホトレジスト層の厚さが溝のサイズの関数だからであ
る。より大きな溝は、適当なホトレジストを持たず、エ
ッチバックの間、それらを保護しないであろう。溝と溝
との間の距離が増加すると、スパンオンされたフィルム
がそれを平らにする代わりに正角な方法でその基層を覆
い始める。このように、ウエハのようなものに対しては
、一般的にこの方法では効果的な平面化を達成すること
はできない。
【００１０】上で述べられたような従来の平面化方法の
欠点を克服するため、図３に示されたようなプラグ３４
を形成するための第１レジスト層が、全ウエハ上の第２
ホトレジスト層をスピンオンする前に幅の広い溝だけを
満たすために用いられる。幅の広い溝にあるプラグ３４
は、活性エリアマスクが僅かにリサイズされたリバース
トーン（ｒｅｖｅｒｓｅ　ｔｏｎｅ）を用いることによ
ってホトレジスト層をパターン化するよう形成され、そ
うしてホトレジストプラグ３４は幅の広い溝２３内に残
るであろう。ほとんどの場合、ホトレジストプラグ３４
の厚さは、パッド酸化物（ｐａｄ　ｏｘｉｃｉｄｅ）２
４、ニトリド２８、及び溝２３によって作られたそれら
の合成されたステップ高さにほぼ等しく作られる。しか
しながらレジストプラグを受けるそれらの溝がその幅を
大きく変化させた場合には、より幅の狭い溝に形成され
たプラグがより幅の広い溝に形成されたプラグよりもよ
り高さの高いものとなってしまうのである。これらの場
合、幅の狭い溝にあるそれらのプラグが活性領域２０及
び２２を越えて拡張しないように、より幅の広い溝内の
レジストの厚さはその合成された高さよりもより小さな
ものとされる。
【００１１】そのようなプラグを受けるであろう最小サ
イズの溝は、溝側の壁の上に付着されたＣＶＤ酸化物の
厚さと同様に、リソグラフィツールのマスク合せ（ａｌ
ｉｇｎｍｅｎｔ）　及び解像度（ｒｅｓｏｌｕｓｉｏｎ
）限定によって決定される。ある溝がその幅において３
０ミクロンを超過しそしてあるものがより幅の狭いもの
である場合には、３０ミクロン幅よりもより大きな幅を
有する溝にはより低い高さのプラグを形成し、そうして
より幅の狭い溝の中のプラグが活性領域を越えないよう
にすることが望まれる。
【００１２】図３のウエハはその後、以下により詳細に
述べるように、深い紫外線（２８０〜３２０）に露出さ
れ、そのプラグが次の段階の間に形成される平面レジス
トと混合するのを防ぐため、摂氏１８０〜２００度の間
でベークされる。図４で、第２レジスト層及びコート３
６はウエハ上に与えられ、その後、摂氏１５０度より高
い温度でベークされる。この平面レジスト層はそのウエ
ハの臨界トポグラフィを局部的に平らにするのに十分に
厚いものであるが、その後続くレジストエッチバック段
階の一様性に衝撃をほとんど与えない位に十分薄いもの
である。この臨界トポグラフィはレジストプラグを受け
るのにはあまりにも狭すぎるある溝３６Ｂ内の領域と同
様に、溝側壁の酸化物層とレジストプラグ３４との間に
狭いギャップ３６Ａを含む。レジストコート段階の物理
学によれば、このウエハはこの段階では全体的に平らに
はならない。事実、そこでは、狭い幅の活性領域２０と
幅の広い活性領域２２の上部にある第２レジスト層（つ
まり第１平面レジストコート）の厚さにおける差、つま
りｔｏ　−ｔ１　　＝Δｔ１が２５００オングストロー
ムを超過し得るということが発見されている。この厚さ
の差（Δｔ１）により、幅の広い活性領域上の全ての酸
化物を取り除くためにかかる時間の間、幅の狭い溝配列
はオーバーエッチされることになるであろう。上の例に
おいては、幅の狭い溝の領域２１にあるシリコン酸化物
は２５００オングストロームを越えてオーバーエッチさ
れるであろう。
【００１３】このように、エッチバックの前にプラグ３
４及び平面層３６を使用しても、図８の平面基層を得る
ことを可能にしてくれる所望の全体的な平面化は行われ
ない。前に述べたように、サイズ、及び／または、パタ
ーン密度とは無関係に一様な全体的な平面化を得ること
が、特に小さなデバイスを使用するＶＬＳＩには非常に
望まれる。
【００１４】Δｔ１をかなり減少させ、より一様な平ら
な表面を得るため、ホトレジスト３６はそのプラグ３４
の頂点まで、つまり図５に示すように全てのホトレジス
トが活性領域２０及び２２から取り除かれるまで、エッ
チバックされる。しかしながらホトレジスト層ｔ１がｔ
ｏ　よりも薄いため、幅の狭い溝２１の間のホトレジス
トはホトレジスト３２Ｂを取り除くことによってそれら
個々の隣接のＣＤＶ酸化物層３２の表面以下にエッチバ
ックされる。
【００１５】図６を参照すると、平面ホトレジスト３６
（第３レジスト層）が図５の基層上方に形成されている
。活性領域２０及び２２の間の全てのギャップ３６Ａ及
び３６Ｂは図５に示されたように第１の平面化及び上で
述べたエッチバック段階により、少なくとも部分的には
ホトレジストで満たされているため、この第３レジスト
層はほぼ一様なまた平らな表面４０を与えるのである。 幅の広いギャップと幅の狭いギャップとの間のどのホト
レジスト厚さの差、つまりΔｔ２＝ｔ３−ｔ２も、多く
の場合にはそれ程あるいは全く重要でないΔｔ１の半分
以下に決定される。
【００１６】ある場合には、厚みの差Δｔ２をレジスト
及び二酸化シリコンをエッチバックする前に、更に減少
させることが望ましいかもしれない。これは図４〜６を
用いて上で述べた段階を再び繰り返すことによって容易
に達成出来るであろう。図４〜６に示した段階を連続的
に繰り返すことにより厚みの差が前のレベルの半分近く
に減少することは明かであろう。
【００１７】図７を参照すると、ＣＶＤ酸化物３２の表
面に到達するまでホトレジスト３８を取り除くためにホ
トレジストエッチバックがエッチバックされている。ホ
トレジストに対するＣＶＤ酸化物のエッチ選択が制御さ
れる複合段階の反応性イオン（ｒｅａｃｔｉｖｅ−ｉｏ
ｎ）エッチを使用することにより、ＣＤＶ酸化物３２が
活性領域２０及び２２から取り除かれ、そして溝領域２
１及び２３内には残される。このエッチの時間は厚み及
びそれらの層のエッチ速度に基づいて計られ、そしてレ
ーザ干渉計あるいは光学放射（ｏｐｔｉｃａｌ　ｅｍｉ
ｓｓｉｏｎ）　のいづれかを用いてニトリド層上に終点
（ｅｎｄ　ｐｏｉｎｔｅｄ）　される。最後に、シリコ
ン及びニトリド層２８及び３０、及び初期の酸化物層２
４及び２６が取り除かれ、幅が狭く浅い溝２１Ｂ、幅が
広く浅い溝２３Ａ、幅が狭い活性領域２０Ａ、及び幅の
広い活性領域２２Ａを含む図８の平面基層が得られるの
である。
【図面の簡単な説明】
【図１】図１は、同一の高さを有してはいるが異なる溝
を含んでいるような基層の部分の横断面を示す。
【図２】図２は、正角な誘電層が形成された後の図１の
構造を示す。
【図３】図３は、第１層のブロック（プラグ）が幅の広
い溝にだけ形成された後の図２の構造を示す。
【図４】図４は、第２層が基層の全体に形成された後の
図３の構造を示す。
【図５】図５は、第２レジスト層を活性領域からエッチ
バックした後の図４の構造を示す。
【図６】図６は、第３レジスト層が基層全体に形成され
た後の図５の形態を示す。
【図７】図７は、レジスト層と誘電層のエッチバックの
後の図６の基層を示す。
【図８】図８は、ニトリド及び酸化物層がシリコン基層
から取り除かれた後の図７の構造を示す。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　シリコン基層上に半導体デバイスを製
    造する方法において、（ａ）　　少なくとも１つの溝が
    残りの溝よりもかなり幅広く、それらの溝の間の領域内
    が活性領域を定めるような離間された溝をシリコン基層
    内に形成し、（ｂ）　　それらの溝を酸化物で満たし且
    つそれらの活性領域の上方に厚い酸化物層を形成するた
    めに基層上に一様な厚い酸化物層を形成し、（ｃ）　　
    前記ニトリド層上方の厚い酸化物層とほぼ同じ位のレベ
    ルになるまでより幅の広い溝の中にだけ第１のレジスト
    層を形成し、（ｄ）　　露出された厚い酸化物層を完全
    に覆うように基層上方に第２のレジスト層を形成し、（
    ｅ）　　前記第２のレジスト層が前記活性領域上方の厚
    い酸化物層から取り除かれるまでだけ第２のレジスト層
    を一様にエッチングし、（ｆ）　　全基層上方に第３の
    レジスト層を形成し、（ｇ）　　全ての活性領域から第
    １、第２、第３のレジスト層及び厚い酸化物層を取り除
    く段階を備えることを特徴とする方法。
  2. 【請求項２】　　シリコン基層上に半導体デバイスを製
    造する方法において、（ａ）　　少なくとも１つの溝が
    残りの溝よりもかなり幅広く、それらの溝の間の領域内
    が活性領域を定めるような離間された溝をシリコン基層
    内に形成し、（ｂ）　　前記活性領域上に薄い酸化物層
    を形成し、（ｃ）　　前記薄い酸化物層上に薄いニトリ
    ド層を形成し、（ｄ）　　それらの溝を酸化物で満たし
    且つ前記活性領域上方に厚い酸化物層を形成するように
    前記基層上に一様な厚い酸化物層を形成し、（ｅ）　　
    前記ニトリド層上方の厚い酸化物層とほぼ同じ位のレベ
    ルになるまでより幅の広い溝の中にだけ第１のレジスト
    層を形成し、（ｆ）　　露出された厚い酸化物層を完全
    に覆うように基層上方に第２のレジスト層を形成し、（
    ｇ）　　前記活性領域上方の前記厚い酸化物層から第２
    のレジスト層が取り除かれるまで前記第２のレジスト層
    をエッチングし、（ｈ）　　前記露出された厚い酸化物
    層を完全に覆うように前記基層上方に第３のレジスト層
    を形成し、（ｉ）　　前記基層から第１、第２、第３の
    レジスト層をそして前記活性領域か前記厚い酸化物を取
    り除く段階を備えることを特徴とする方法。
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