JPH0548617B2 - - Google Patents
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- JPH0548617B2 JPH0548617B2 JP60156210A JP15621085A JPH0548617B2 JP H0548617 B2 JPH0548617 B2 JP H0548617B2 JP 60156210 A JP60156210 A JP 60156210A JP 15621085 A JP15621085 A JP 15621085A JP H0548617 B2 JPH0548617 B2 JP H0548617B2
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
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Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は一般に高性能VLSI半導体チツプの製
造方法に関し、さらに具体的にはポリイミドが充
填された深い溝で絶縁された装置、代表的には
NPNトランジスタの配線用の金属と所望の領域
間に金属コンタクト・スタツド（植込み部分）を
形成する剥離方法に関する。
造方法に関し、さらに具体的にはポリイミドが充
填された深い溝で絶縁された装置、代表的には
NPNトランジスタの配線用の金属と所望の領域
間に金属コンタクト・スタツド（植込み部分）を
形成する剥離方法に関する。
Ｂ 開示の概要
本発明に従いNPN縦型バイポーラ・トランジ
スタの如き半導体装置の領域と第１のレベルの金
属間の金属の装置のコンタクト・スタツド（植込
み）を形成する方法が与えられる。スタツドは
（ベースもしくはコレクタの様な）コンタクト領
域と隣接するポリイミドで充填された溝の両方に
重なつている。本発明の方法は次の段階より成
る。
スタの如き半導体装置の領域と第１のレベルの金
属間の金属の装置のコンタクト・スタツド（植込
み）を形成する方法が与えられる。スタツドは
（ベースもしくはコレクタの様な）コンタクト領
域と隣接するポリイミドで充填された溝の両方に
重なつている。本発明の方法は次の段階より成
る。
(a) 剥離マスクを付着し、上記コンタクト領域及
び隣接する溝を、充填ポリイミドを侵食しない
様に露出する。
び隣接する溝を、充填ポリイミドを侵食しない
様に露出する。
(b) 全構造体上にスタツド形成金属を一様に付着
する。
する。
(c) 上記マスク及び重なつた金属を剥離する。
(d) 略スタツドの高さに等しい第２の絶縁層を全
構造体上に一様に付着する。
構造体上に一様に付着する。
(e) 一番高いコンタクト・スタツドの一番上の表
面を露出する迄上記第２の絶縁層を除去する。
面を露出する迄上記第２の絶縁層を除去する。
(f) スタツド金属及び第２の絶縁層を研摩し、次
の層方向の素子間の相互接続のための略平坦な
構造体を与える。
の層方向の素子間の相互接続のための略平坦な
構造体を与える。
Ｃ 従来技術
進歩したバイポーラ・トランジスタの様な半導
体装置は浅い結合と関連したポリシリコンのベー
ス・コンタクトを使用して製造されている。さら
に集積度が高い場合にはポリイミドが充填された
深い溝を広く使用する傾向がある。
体装置は浅い結合と関連したポリシリコンのベー
ス・コンタクトを使用して製造されている。さら
に集積度が高い場合にはポリイミドが充填された
深い溝を広く使用する傾向がある。
ポリシリコンのベース・コンタクトによつて
Ccb及びRfが減少されるとはいえ、マスタ・スラ
イス構造に浅い接合を形成するドーパントをポリ
シリコンを介して基板中に拡散させるために、ポ
リシリコンが基板表面から垂直および水平にのび
た追加の段階部（0.7μｍ）を付けなければならな
い。さらにポリイミドで充填された深い溝で絶縁
された装置の標準の製造技術は一般に溝の幅を最
小にしてしまう。所謂配線用の金属技術を使用し
た通常の冶金技術では（配線用の金属の基板に対
する）金属ランド・キヤパシタンスを増大する。
この技術は又絶縁溝の急な段階部の金属（縁のカ
バー）を薄くし、配線用の金属導体が薄い電界誘
電体上に存在する時に寄生FETが形成されると
いう大きな技術上の問題が生ずる。
Ccb及びRfが減少されるとはいえ、マスタ・スラ
イス構造に浅い接合を形成するドーパントをポリ
シリコンを介して基板中に拡散させるために、ポ
リシリコンが基板表面から垂直および水平にのび
た追加の段階部（0.7μｍ）を付けなければならな
い。さらにポリイミドで充填された深い溝で絶縁
された装置の標準の製造技術は一般に溝の幅を最
小にしてしまう。所謂配線用の金属技術を使用し
た通常の冶金技術では（配線用の金属の基板に対
する）金属ランド・キヤパシタンスを増大する。
この技術は又絶縁溝の急な段階部の金属（縁のカ
バー）を薄くし、配線用の金属導体が薄い電界誘
電体上に存在する時に寄生FETが形成されると
いう大きな技術上の問題が生ずる。
他の一般に知られた冶金技術はスタツド技術を
使用している。この問題に関する論文は豊富で、
例えば1977年３月刊アイ・ビー・エム・テクニカ
ル・デイスクロージヤ・バレテイン第19巻、第10
号、第3732頁のシー・イー・ベンジヤミン著「集
積回路の高電流内部コンタクト構造」（“High
current internal contact structure for
integrated circuits”by C.E. Benjamin and
published in the IBM Technical Disclosure
Bulletin、vol.19、No.10 march 1977、page
3832）があげられる。
使用している。この問題に関する論文は豊富で、
例えば1977年３月刊アイ・ビー・エム・テクニカ
ル・デイスクロージヤ・バレテイン第19巻、第10
号、第3732頁のシー・イー・ベンジヤミン著「集
積回路の高電流内部コンタクト構造」（“High
current internal contact structure for
integrated circuits”by C.E. Benjamin and
published in the IBM Technical Disclosure
Bulletin、vol.19、No.10 march 1977、page
3832）があげられる。
この論文に従えば、金属スタツドがケイ素ウエ
ハをマスクしている熱的２酸化シリコン層中の
個々のコンタクト開孔上に先づ形成され、次に配
線用の金属が異なるホトリソグラフイ方法を使用
して付着されている。
ハをマスクしている熱的２酸化シリコン層中の
個々のコンタクト開孔上に先づ形成され、次に配
線用の金属が異なるホトリソグラフイ方法を使用
して付着されている。
しかしながら、従来のスタツド・コンタクト技
術のどれもポリイミドが充填された深い溝による
絶縁技術に従う半導体装置に向けられていない。
標準の酸素反応性イオン・エツチング（RIE）は
この技術に直ちには使用出来ない。それはポリイ
ミドの充填体を侵食するからである。さらに金属
RIEもしくはウエツト・サブエツチ方法を使用す
るコンタクト・スタツド形成方法は（この型のエ
ツチングの異方性のために）夫々残留金属レール
もしくは過度のプロセス上のかたよりを生ずる。
術のどれもポリイミドが充填された深い溝による
絶縁技術に従う半導体装置に向けられていない。
標準の酸素反応性イオン・エツチング（RIE）は
この技術に直ちには使用出来ない。それはポリイ
ミドの充填体を侵食するからである。さらに金属
RIEもしくはウエツト・サブエツチ方法を使用す
るコンタクト・スタツド形成方法は（この型のエ
ツチングの異方性のために）夫々残留金属レール
もしくは過度のプロセス上のかたよりを生ずる。
さらに不整置の問題をなくして密度を増大する
ためにコンタクト領域及びこれに隣接する溝の表
面に重なる金属コンタクト・スタツドを与えると
いう問題については現在迄論及したものはない。
ためにコンタクト領域及びこれに隣接する溝の表
面に重なる金属コンタクト・スタツドを与えると
いう問題については現在迄論及したものはない。
Ｄ 発明が解決しようとする問題点
本発明の目的はポリイミドの完全性に致命的影
響を与えないポリイミドが充填された深い溝で絶
縁された装置の配線用の金属及び所望のコンタク
ト領域間に金属コンタクト・スタツドを形成する
方法を与える事にある。
響を与えないポリイミドが充填された深い溝で絶
縁された装置の配線用の金属及び所望のコンタク
ト領域間に金属コンタクト・スタツドを形成する
方法を与える事にある。
本発明に従えば、ポリイミドが充填された深い
溝で絶縁された装置（例えば、バイポーラNPN
縦型トランジスタ）の溝に隣接する所望の領域
（例えば、ベース及びコレクタ領域）に金属コン
タクト・スタツドを形成する方法が与えられる。
溝で絶縁された装置（例えば、バイポーラNPN
縦型トランジスタ）の溝に隣接する所望の領域
（例えば、ベース及びコレクタ領域）に金属コン
タクト・スタツドを形成する方法が与えられる。
本発明に従えば、装置の信頼性を増大するため
にスタツド及びコンタクト領域間に金属拡散障壁
を集積する段階を含むポリイミドが充填された深
い溝で絶縁された装置の配線用の金属及び所望の
コンタクト領域間に金属コンタクト・スタツドを
形成する方法が与えらえる。
にスタツド及びコンタクト領域間に金属拡散障壁
を集積する段階を含むポリイミドが充填された深
い溝で絶縁された装置の配線用の金属及び所望の
コンタクト領域間に金属コンタクト・スタツドを
形成する方法が与えらえる。
本発明に従えば、アルゴンで研摩して実質上平
坦な構造体を与える段階を含む、ポリイミドで充
填された深い溝で絶縁された装置の配線用金属及
び所望のコンタクト領域間に金属コンタクト・ス
タツドを形成する方法が与えられる。
坦な構造体を与える段階を含む、ポリイミドで充
填された深い溝で絶縁された装置の配線用金属及
び所望のコンタクト領域間に金属コンタクト・ス
タツドを形成する方法が与えられる。
本発明に従えば、一方で配線用の金属の基板に
体するキヤパシタンスが減少し、他方溝の充填材
料のエツチ・バツクによる変動による金属が薄く
なる事、及び薄い電界誘導体薄膜上を走る配線用
の金属に関連する寄生FETの問題をなくした、
ポリイミドが充填された深い溝で絶縁された半導
体装置の配線用金属及び所望の金属コンタクト間
に金属コンタクト・スタツドを形成する方法が与
えられる。
体するキヤパシタンスが減少し、他方溝の充填材
料のエツチ・バツクによる変動による金属が薄く
なる事、及び薄い電界誘導体薄膜上を走る配線用
の金属に関連する寄生FETの問題をなくした、
ポリイミドが充填された深い溝で絶縁された半導
体装置の配線用金属及び所望の金属コンタクト間
に金属コンタクト・スタツドを形成する方法が与
えられる。
Ｅ 問題点を解決するための手段
本発明は能動もしくは受動半導体装置の所望の
コンタクト領域に、ポリイミドが充填された深い
溝と完全に両立可能な金属コンタクト・スタツド
を形成する方法である。金属相互接続は装置に直
接でなく金属スタツドになされる。従つて、配線
層の金属ランドは窒化シリコン、スパツタされた
２酸化ケイ素及びその組合せ、ポリイミド等の様
な絶縁材料の均一な、比較的厚い（1.0乃至2.0μ
ｍ）誘電体層上を走る。
コンタクト領域に、ポリイミドが充填された深い
溝と完全に両立可能な金属コンタクト・スタツド
を形成する方法である。金属相互接続は装置に直
接でなく金属スタツドになされる。従つて、配線
層の金属ランドは窒化シリコン、スパツタされた
２酸化ケイ素及びその組合せ、ポリイミド等の様
な絶縁材料の均一な、比較的厚い（1.0乃至2.0μ
ｍ）誘電体層上を走る。
標準の製造方法が溝の充填及びエツチ・バツク
段階が完了する迄使用される。
段階が完了する迄使用される。
本発明の方法は次の段階より成る。
(a) 剥離マスクを付着し、有機充填材料を侵食し
ない様に溝に隣接する少なく共一つのコンタク
ト領域を含む所望の領域を露出する。
ない様に溝に隣接する少なく共一つのコンタク
ト領域を含む所望の領域を露出する。
(b) 全構造体上にスタツド形成金属を一様に付着
する。
する。
(c) 剥離マスク及び上の金属を剥離する。
(d) 全構造体にスタツドの高さに略等しい厚さの
第２の誘電体層を一様に付着する。
第２の誘電体層を一様に付着する。
(e) 第２の誘電体層を最高のコンタクト・スタツ
ドの最上部表面が露出する迄除去する。
ドの最上部表面が露出する迄除去する。
(f) 金属及び第２の誘電体層の両方を研摩して略
平坦な構造体を与え、次の層方向の素子間の相
互接続に備える。
平坦な構造体を与え、次の層方向の素子間の相
互接続に備える。
次に平坦な構造体上に任意の標準の層方向の素
子間の相互接続方法を使用して３つ以上のレベル
の相互接続体を形成して相互に接続された素子構
造の形成を完了する。もし望まれるならば、半導
体装置の上記領域と金属スタツドの間に金属拡散
障壁をつくつて、上記方法で金属スタツドが効率
的に簡単に集積出来る様にする事が出来る。
子間の相互接続方法を使用して３つ以上のレベル
の相互接続体を形成して相互に接続された素子構
造の形成を完了する。もし望まれるならば、半導
体装置の上記領域と金属スタツドの間に金属拡散
障壁をつくつて、上記方法で金属スタツドが効率
的に簡単に集積出来る様にする事が出来る。
Ｆ 実施例
次の説明で本発明は形成される唯一の能動装置
がバイポーラ・トランジスタであり、絶縁がポリ
イミドで充填された深い溝によつて与えられてい
る標準の進歩した集積回路の製造を参照して説明
されている。勿論本発明の他の実施例も実現可能
な事は明らかであろう。
がバイポーラ・トランジスタであり、絶縁がポリ
イミドで充填された深い溝によつて与えられてい
る標準の進歩した集積回路の製造を参照して説明
されている。勿論本発明の他の実施例も実現可能
な事は明らかであろう。
ポリイミド充填／エツチング段階迄は通常のバ
イポーラ半導体製造方法が使用されるので、最初
の従来の処理段階については簡単に説明する。
イポーラ半導体製造方法が使用されるので、最初
の従来の処理段階については簡単に説明する。
第２図は非制限的実施例として、ポリイミドで
充填された深い溝によつて絶縁された縦型NPN
バイポーラ・トランジスタを示している。、ダイ
オード及び抵抗器の様な他の装置も与える事が出
来るが、説明を簡単にするために図示されていな
い。
充填された深い溝によつて絶縁された縦型NPN
バイポーラ・トランジスタを示している。、ダイ
オード及び抵抗器の様な他の装置も与える事が出
来るが、説明を簡単にするために図示されていな
い。
トランジスタ構造体１０はP-ホウ素添加基板
１１及びその上の一様なN+サブコレクタ１２及
びN-エピタキシヤル層１３を有する。エピタキ
シヤル層１３中にはN+貫通体１４、ｐベース領
域１５及びN+エミツタ領域１６を含む、構造体
は夫々１７及び１８で示されたSiO2（約300nｍ）
及びSi3N4（約100nｍ）の合成絶縁層で安定化さ
れている。前の処理段階中のチツプの熱的履歴を
表わす両層の厚さの不規則性は簡単のために示さ
れていない。窒化ケイ素層は溝の側壁の酸化中に
最上部の表面を保護する酸化障壁マスクとして働
く。溝１９は構造体を通つて基板１１に達してい
る。周知の如く、溝は能動装置もしくは受動装置
が形成されるエピタキシヤル層の一部の絶縁ポケ
ツトを画定する。
１１及びその上の一様なN+サブコレクタ１２及
びN-エピタキシヤル層１３を有する。エピタキ
シヤル層１３中にはN+貫通体１４、ｐベース領
域１５及びN+エミツタ領域１６を含む、構造体
は夫々１７及び１８で示されたSiO2（約300nｍ）
及びSi3N4（約100nｍ）の合成絶縁層で安定化さ
れている。前の処理段階中のチツプの熱的履歴を
表わす両層の厚さの不規則性は簡単のために示さ
れていない。窒化ケイ素層は溝の側壁の酸化中に
最上部の表面を保護する酸化障壁マスクとして働
く。溝１９は構造体を通つて基板１１に達してい
る。周知の如く、溝は能動装置もしくは受動装置
が形成されるエピタキシヤル層の一部の絶縁ポケ
ツトを画定する。
熱的に成長したSiO2層２０（50乃至150nｍ）
及び化学蒸着Si3N4層２１が溝の側壁を覆つてい
る。溝の底にはチヤンネル・ストツパ２２があつ
て２つの隣接するポケツトのサブコレクタ間のチ
ヤンネルの反転によつて生ずる望ましくない効果
を防止している。
及び化学蒸着Si3N4層２１が溝の側壁を覆つてい
る。溝の底にはチヤンネル・ストツパ２２があつ
て２つの隣接するポケツトのサブコレクタ間のチ
ヤンネルの反転によつて生ずる望ましくない効果
を防止している。
第２図の２３で示された様に溝１９はポリイミ
ドの様な有機絶縁材料で充填されている。すべて
の必要なコンタクト開孔は合成SiO2／Si3N4層を
通してエツチングされる。構造体１０のベース、
エミツタ及びコレクタ領域のコンタクト開孔は
夫々２４，２５及び２６で示されている。相互接
続を改良するために、これ等のコンタクト領域に
は白金−シリサイド（Pt−si）が形成されるのが
普通である。この段階でポリイミドが充填された
溝１９の最上部の表面が露出される事を理解され
たい。コンタクト領域が溝に接する位置の形状は
前のエツチング・バツク段階で決定される。この
後の処理は次の本発明の段階に従つて行われる。
ドの様な有機絶縁材料で充填されている。すべて
の必要なコンタクト開孔は合成SiO2／Si3N4層を
通してエツチングされる。構造体１０のベース、
エミツタ及びコレクタ領域のコンタクト開孔は
夫々２４，２５及び２６で示されている。相互接
続を改良するために、これ等のコンタクト領域に
は白金−シリサイド（Pt−si）が形成されるのが
普通である。この段階でポリイミドが充填された
溝１９の最上部の表面が露出される事を理解され
たい。コンタクト領域が溝に接する位置の形状は
前のエツチング・バツク段階で決定される。この
後の処理は次の本発明の段階に従つて行われる。
〔コンタクト・スタツド・マスクの形成（第３
図）〕 下のポリイミドを侵食しないで所望のスタツド
開孔パターンを画定する特別な剥離方法が開発さ
れた。先づウエルはアセトン中で５分間清浄にさ
れ、次に水洗されて、乾燥された。ヘキサ・メル
チル・ジシラザン（HMDS）の様な付着促進剤
が付着され160℃で30分加熱された。１％のイミ
ダゾールを含むジアゾレジストAZ1350Jの様なホ
トレジストが構造体上に付着され、30μｍの厚さ
の層２７が形成された。ウエハは80℃で30分間加
熱され、次に所望のパターンに露光された。90℃
で20分間露光後加熱を行なつた後、ホトレジスト
を選択的に除去するがポリイミドとは反応しない
像剥離剤を使用して像が現像された。0.095Nの
水酸化カリウム（KOH）溶液が適している。コ
ンタクト領域を完全にきれいにし、基板への金属
の付着を確実にするため、図示されたごとくの負
の傾きをもつように過度に現像されることが必要
である。ポリイミドはエツチ・ストツパとして働
く。
図）〕 下のポリイミドを侵食しないで所望のスタツド
開孔パターンを画定する特別な剥離方法が開発さ
れた。先づウエルはアセトン中で５分間清浄にさ
れ、次に水洗されて、乾燥された。ヘキサ・メル
チル・ジシラザン（HMDS）の様な付着促進剤
が付着され160℃で30分加熱された。１％のイミ
ダゾールを含むジアゾレジストAZ1350Jの様なホ
トレジストが構造体上に付着され、30μｍの厚さ
の層２７が形成された。ウエハは80℃で30分間加
熱され、次に所望のパターンに露光された。90℃
で20分間露光後加熱を行なつた後、ホトレジスト
を選択的に除去するがポリイミドとは反応しない
像剥離剤を使用して像が現像された。0.095Nの
水酸化カリウム（KOH）溶液が適している。コ
ンタクト領域を完全にきれいにし、基板への金属
の付着を確実にするため、図示されたごとくの負
の傾きをもつように過度に現像されることが必要
である。ポリイミドはエツチ・ストツパとして働
く。
〔金属スタツド層の付着（第４図）〕
この段階は装置のコンタクト・スタツド金属層
の付着に向けられる。好ましい実施例ではより良
い装置のコンタクトを与えるために金属拡散障壁
が与えられる。ウエハは例えば緩衝HF（40：１）
中で20秒間予備洗浄され、水洗されて乾燥され
た。基板を加熱する事なく（＜100℃）基板上に
水によつて冷却された蒸着源を用いて、Crおよ
びAl−Cuが蒸着された。Crの障壁が与えられる。
他の一般に知られた蒸着金属障壁も使用される。
剥離マスクのリフローを避けるために金属の蒸着
温度は100℃に等しいか、以下である様に制御し
なければならない。推賞される各薄膜の厚さは
Cr障壁140nｍ、Al−Cuスタツド2100nｍである
（ホトレジストの厚さは3000nｍである）。この段
階の結果の構造体は第４図に示されている。図か
ら金属層２８はバイポーラ・トランジスタ構造体
１０のベース、エミツタ及びコレクタ領域に装置
コンタクトを与えている事が明らかであろう。
の付着に向けられる。好ましい実施例ではより良
い装置のコンタクトを与えるために金属拡散障壁
が与えられる。ウエハは例えば緩衝HF（40：１）
中で20秒間予備洗浄され、水洗されて乾燥され
た。基板を加熱する事なく（＜100℃）基板上に
水によつて冷却された蒸着源を用いて、Crおよ
びAl−Cuが蒸着された。Crの障壁が与えられる。
他の一般に知られた蒸着金属障壁も使用される。
剥離マスクのリフローを避けるために金属の蒸着
温度は100℃に等しいか、以下である様に制御し
なければならない。推賞される各薄膜の厚さは
Cr障壁140nｍ、Al−Cuスタツド2100nｍである
（ホトレジストの厚さは3000nｍである）。この段
階の結果の構造体は第４図に示されている。図か
ら金属層２８はバイポーラ・トランジスタ構造体
１０のベース、エミツタ及びコレクタ領域に装置
コンタクトを与えている事が明らかであろう。
〔コンタクト・スタツド金属の一部の剥離（第５
図）〕 ウエハは135℃のＮ−メチル−ピロリドン
（NMP）もしくは任意の他の適切な溶媒浴中に
浸漬され、２分間かきまぜられた。次にウエハは
相継いで10分間アセトン中に浸漬され、15分間98
℃のレジスト剥離剤J100（テキサス州、リチヤー
ビソン市、インダスト−アール・アイ−ケミカ
ル・ラボラトリ株式会社：Indust−RI−
Chemical Laboratory Inc、、Richardson、
Texasによつて販売されている溶媒）に浸漬さ
れ、10分間アセトン中に浸漬された。次にウエハ
は水洗され、スピン乾燥された。装置コンタク
ト・スタツドを除くすべての金属が剥離マスクと
共に除去された。
図）〕 ウエハは135℃のＮ−メチル−ピロリドン
（NMP）もしくは任意の他の適切な溶媒浴中に
浸漬され、２分間かきまぜられた。次にウエハは
相継いで10分間アセトン中に浸漬され、15分間98
℃のレジスト剥離剤J100（テキサス州、リチヤー
ビソン市、インダスト−アール・アイ−ケミカ
ル・ラボラトリ株式会社：Indust−RI−
Chemical Laboratory Inc、、Richardson、
Texasによつて販売されている溶媒）に浸漬さ
れ、10分間アセトン中に浸漬された。次にウエハ
は水洗され、スピン乾燥された。装置コンタク
ト・スタツドを除くすべての金属が剥離マスクと
共に除去された。
第５図から明らかな様にコンタクトには２種類
ある。即ちエミツタとの正規のコンタクト、及び
溝と接するベース及びコレクタとのはみ出しコン
タクトである。後者のコンタクトの場合、スタツ
ドは部分的に隣接するポリアミドが充填された溝
と部分的に重畳している。この結果、ウエハ中に
集積される装置の密度が著しく増大し、さらに不
整置の見地からより公差の寛大なプロセスが得ら
れる。
ある。即ちエミツタとの正規のコンタクト、及び
溝と接するベース及びコレクタとのはみ出しコン
タクトである。後者のコンタクトの場合、スタツ
ドは部分的に隣接するポリアミドが充填された溝
と部分的に重畳している。この結果、ウエハ中に
集積される装置の密度が著しく増大し、さらに不
整置の見地からより公差の寛大なプロセスが得ら
れる。
剥離化学剤により溝のポリイミドに吸着した溶
媒を加熱乾燥するためには230℃で、30分間から
やきを行う事が推賞される。
媒を加熱乾燥するためには230℃で、30分間から
やきを行う事が推賞される。
〔SiO2のスパツタリング付着（第６図）〕
２酸化シリコンの様な絶縁材料の層が付着され
て、スタツドの高さ（約2.2μｍ）に近い厚さの層
にされる。ウエハは炉中で400℃の温度で30分間
加熱され、ポリイミドの最上部の表面（20−30n
ｍ）が灰化によつて除去された。標準の13.6MHz
の装置中で2600nｍの厚さを有するSiO2の層２９
がスパツタ付着され、第６図に示された様にスタ
ツドの上に尖頭を有する不規則な表面の構造体が
得られた。
て、スタツドの高さ（約2.2μｍ）に近い厚さの層
にされる。ウエハは炉中で400℃の温度で30分間
加熱され、ポリイミドの最上部の表面（20−30n
ｍ）が灰化によつて除去された。標準の13.6MHz
の装置中で2600nｍの厚さを有するSiO2の層２９
がスパツタ付着され、第６図に示された様にスタ
ツドの上に尖頭を有する不規則な表面の構造体が
得られた。
〔ホトレジストの付着（第７図）〕
この段階の目的は絶縁体の形状を略平らにした
後に一番高いコンタクト・スタツドの一番上の表
面を露出させる事にある。ウエハは５分間アセト
ン中で予備洗浄され脱イオン水中で水洗され、ス
ピン乾燥され、160℃の炉中で、30分間加熱乾燥
された。AZ1350J（５：１に希釈）ホトレジスト
材料が付着され、第７図に示された如き2100nｍ
の厚さの層３０が形成され、上述の条件と同じ条
件で再び加熱乾燥された。ホトレジストはSiO2
と同じ割合でエツチングされる。この点で
AZ1350Jは適しているが、ポリイミドの様な他の
材料も使用出来る。
後に一番高いコンタクト・スタツドの一番上の表
面を露出させる事にある。ウエハは５分間アセト
ン中で予備洗浄され脱イオン水中で水洗され、ス
ピン乾燥され、160℃の炉中で、30分間加熱乾燥
された。AZ1350J（５：１に希釈）ホトレジスト
材料が付着され、第７図に示された如き2100nｍ
の厚さの層３０が形成され、上述の条件と同じ条
件で再び加熱乾燥された。ホトレジストはSiO2
と同じ割合でエツチングされる。この点で
AZ1350Jは適しているが、ポリイミドの様な他の
材料も使用出来る。
〔ホトレジストのエツチ・バツク（第８図）〕
ウエハがプラズマ・エツチング装置中に導入さ
れる。好ましいエツチング気体はCF4及びO2（８
％）の混合体である。動作パラメータは次の通り
である。
れる。好ましいエツチング気体はCF4及びO2（８
％）の混合体である。動作パラメータは次の通り
である。
流 量 50sec／分
圧 力 100μｍ
電 力 1350ワツト
この様なパラメータによつてレジスト及び
SiO2の除去率は等しくなる。結果の構造体は第
８図に示されている。図から明らかな様に、スタ
ツドの最上部は一部だけが露出している。
SiO2の除去率は等しくなる。結果の構造体は第
８図に示されている。図から明らかな様に、スタ
ツドの最上部は一部だけが露出している。
〔最終アルゴン研摩（第１図）〕
平坦性を増すために追加のステツプが付け加え
られる。この平坦化はアルゴンの雰囲気を有する
ラインバーグ（Reinberg）型の平行板スパツ
タ・エツチング装置中で、次の条件で行われる。
られる。この平坦化はアルゴンの雰囲気を有する
ラインバーグ（Reinberg）型の平行板スパツ
タ・エツチング装置中で、次の条件で行われる。
電 力 2000ワツト
圧 力 25μｍ
流 量 100sec／分
電力密度 0.75ワツト／cm2
石英電極の使用が推賞される。AlCu及びSiO2
のためのエツチング率は夫々22nｍ及び23nｍで
ある。AlCu及びSiO2のエツチング率は略同一で
あるので、構造体の最上部には平坦性の優れた表
面が得られる。
のためのエツチング率は夫々22nｍ及び23nｍで
ある。AlCu及びSiO2のエツチング率は略同一で
あるので、構造体の最上部には平坦性の優れた表
面が得られる。
ウエハはこゝで最終構造体を得るためのその後
の標準の処理段階を受ける準備状態にある。この
段階は本発明の主要な段階ではないので詳細な説
明はなされない。
の標準の処理段階を受ける準備状態にある。この
段階は本発明の主要な段階ではないので詳細な説
明はなされない。
Ｇ 発明の効果
ポリイミドが充填された深い溝の絶縁機構を使
用する進歩した技術において装置の金属スタツド
を形成する本発明の方法を使用する事によつて、
進歩したトランジスタ及び層方向の素子間の相互
接続の形成過程の両立が達成される。さらに、溝
の縁の金属が薄くなる事及び寄生FETに関連す
る収率の問題が解決される。最終に、相互接続金
属のランド・キヤパシタンスの著しい減少によつ
て、例えばTTL及びDTLの様な回路の型の著し
い、追加のパホーマンスの増強が与えられる。
用する進歩した技術において装置の金属スタツド
を形成する本発明の方法を使用する事によつて、
進歩したトランジスタ及び層方向の素子間の相互
接続の形成過程の両立が達成される。さらに、溝
の縁の金属が薄くなる事及び寄生FETに関連す
る収率の問題が解決される。最終に、相互接続金
属のランド・キヤパシタンスの著しい減少によつ
て、例えばTTL及びDTLの様な回路の型の著し
い、追加のパホーマンスの増強が与えられる。
第１図は本発明の方法に従い金属スタツドが形
成され、より平坦な表面にするための最終研摩が
行われた後のバイポーラNPNトランジスタ構造
体を示した完成断面図である。第２図は絶縁溝の
ポリイミド充填を含む、すべてのマスタ・スライ
ス処理段階が完成した後の従来の進歩したバイポ
ーラNPNトランジスタ構造体の概略断面図であ
る。第３図は第２図の構造体の所望のコンタクト
領域を露出するためにスタツド開孔パターンを画
定する剥離マスクの形成を示した断面図である。
第４図は第３図の構造体の所望の位置で上記コン
タクト領域に所望の電気的コンタクトを形成する
ため上記剥離マスクを通す金属スタツドの形成を
示した断面図である。第５図は剥離マスク及びそ
の上の金属が除去し、装置の金属コンタクトだけ
を残した後の第４図の構造体の断面図である。第
６図は第５図の構造体上にスタツドの高さに略等
しい厚さの２酸化ケイ素の層が付着された後の構
造体の断面図である。第７図は平坦化のために第
６図の構造体上にホトレジスト層を付着する段階
を示した断面図である。第８図は最高のスタツド
の最上部を露出するためのエツチ・バツクがなさ
れた後の第７図の構造体の断面図である。 １０……トランジスタ構造体、１１……基板、
１２……N+サブコレクタ、１３……N-エピタキ
シヤル層、１４……N+貫通体、１５……ｐベー
ス領域、１６……N+エミツタ領域、１７，１８
……第１の絶縁層、１９……溝、２０……SiO2
層、２１……Si3N4層、２２……チヤンネル・ス
トツパ、２３……有機絶縁材料、２４……ベー
ス・コンタクト領域、２５……エミツタ・コンタ
クト領域、２６……コレクタ・コンタクト領域、
２７……ホトレジスト層、２８……コンタクト・
スタツド金属層、２９……第２の絶縁層、３０…
…ホトレジスト層。
成され、より平坦な表面にするための最終研摩が
行われた後のバイポーラNPNトランジスタ構造
体を示した完成断面図である。第２図は絶縁溝の
ポリイミド充填を含む、すべてのマスタ・スライ
ス処理段階が完成した後の従来の進歩したバイポ
ーラNPNトランジスタ構造体の概略断面図であ
る。第３図は第２図の構造体の所望のコンタクト
領域を露出するためにスタツド開孔パターンを画
定する剥離マスクの形成を示した断面図である。
第４図は第３図の構造体の所望の位置で上記コン
タクト領域に所望の電気的コンタクトを形成する
ため上記剥離マスクを通す金属スタツドの形成を
示した断面図である。第５図は剥離マスク及びそ
の上の金属が除去し、装置の金属コンタクトだけ
を残した後の第４図の構造体の断面図である。第
６図は第５図の構造体上にスタツドの高さに略等
しい厚さの２酸化ケイ素の層が付着された後の構
造体の断面図である。第７図は平坦化のために第
６図の構造体上にホトレジスト層を付着する段階
を示した断面図である。第８図は最高のスタツド
の最上部を露出するためのエツチ・バツクがなさ
れた後の第７図の構造体の断面図である。 １０……トランジスタ構造体、１１……基板、
１２……N+サブコレクタ、１３……N-エピタキ
シヤル層、１４……N+貫通体、１５……ｐベー
ス領域、１６……N+エミツタ領域、１７，１８
……第１の絶縁層、１９……溝、２０……SiO2
層、２１……Si3N4層、２２……チヤンネル・ス
トツパ、２３……有機絶縁材料、２４……ベー
ス・コンタクト領域、２５……エミツタ・コンタ
クト領域、２６……コレクタ・コンタクト領域、
２７……ホトレジスト層、２８……コンタクト・
スタツド金属層、２９……第２の絶縁層、３０…
…ホトレジスト層。
Claims (1)
- 【特許請求の範囲】 １ 有機材料で充填された分離溝とパターン化さ
れた第１の誘電体層による凹凸を有する基板表面
に、上記凹凸の段差をまたがつて金属コンタク
ト・スタツドを設け、表面が平坦な平面である半
導体装置を形成する方法であつて、 (a) 上記凹凸の段差を含む上期基板上の少なくと
も１つの領域を露出した剥離マスクを上記基板
上に上記充填された有機材料を侵食しない様に
付着する段階と、 (b) スタツド形成金属を上記剥離マスクよりも薄
い厚さで全構造体上に一様に付着する段階と、 (c) 上記マスク及び重畳する金属を剥離する段階
と、 (d) スタツドの高さと略同一の厚さの第２の誘電
体層を全構造体上に一様に付着する段階と、 (e) 上記第２の誘電体層と略同一の速度でエツチ
ング可能な有機材料を該有機材料の表面が上記
第２の誘電体層の最上部と略同一な平坦な平面
となるように付着する段階と、 (f) 上記第２の誘電体層を最高のコンタクト・ス
タツドの最上部が露出する迄除去する段階と、 (g) 上記金属及び上記第２の誘電体層の両方を研
摩して、略平坦な構造体を残す段階とより成
る、 半導体装置に金属コンタクト・スタツドを形成
する方法。 ２ 上記(a)段階が、略１％のイミダゾールを含む
ジアゾ・フオトレジストを付着する段階と、所望
のパターンに露光した後、はく離材である水酸化
カリウム溶液を用いて上記フオトレジストを選択
的に除去する段階と、を含むことを特徴とする特
許請求の範囲第１項記載の方法。 ３ 上記(f)段階が、上記有機材料及び上記第２の
誘電体層をCF4ガス及びO2ガスの混合ガス中でプ
ラズマ・エツチングする段階、を含むことを特徴
とする特許請求の範囲第１項記載の方法。 ４ 上記(g)段階が、Arガスを用いたスパツタ・
エツチングにより、上記金属及び上記第２の誘電
体層の両方を研摩して略平坦な構造体を残す段
階、を含むことを特徴とする特許請求の範囲第１
項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/665,829 US4541168A (en) | 1984-10-29 | 1984-10-29 | Method for making metal contact studs between first level metal and regions of a semiconductor device compatible with polyimide-filled deep trench isolation schemes |
| US665829 | 1984-10-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107727A JPS61107727A (ja) | 1986-05-26 |
| JPH0548617B2 true JPH0548617B2 (ja) | 1993-07-22 |
Family
ID=24671729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60156210A Granted JPS61107727A (ja) | 1984-10-29 | 1985-07-17 | 半導体装置に金属コンタクト・スタツドを形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4541168A (ja) |
| EP (1) | EP0182998B1 (ja) |
| JP (1) | JPS61107727A (ja) |
| DE (1) | DE3567321D1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4614021A (en) * | 1985-03-29 | 1986-09-30 | Motorola, Inc. | Pillar via process |
| US4715109A (en) * | 1985-06-12 | 1987-12-29 | Texas Instruments Incorporated | Method of forming a high density vertical stud titanium silicide for reachup contact applications |
| US4725562A (en) * | 1986-03-27 | 1988-02-16 | International Business Machines Corporation | Method of making a contact to a trench isolated device |
| US4816112A (en) * | 1986-10-27 | 1989-03-28 | International Business Machines Corporation | Planarization process through silylation |
| US4867838A (en) * | 1986-10-27 | 1989-09-19 | International Business Machines Corporation | Planarization through silylation |
| JPS63124446A (ja) * | 1986-11-06 | 1988-05-27 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 接続孔形成方法 |
| US4966865A (en) * | 1987-02-05 | 1990-10-30 | Texas Instruments Incorporated | Method for planarization of a semiconductor device prior to metallization |
| US4795722A (en) * | 1987-02-05 | 1989-01-03 | Texas Instruments Incorporated | Method for planarization of a semiconductor device prior to metallization |
| US4879257A (en) * | 1987-11-18 | 1989-11-07 | Lsi Logic Corporation | Planarization process |
| US5358902A (en) * | 1989-06-26 | 1994-10-25 | U.S. Philips Corporation | Method of producing conductive pillars in semiconductor device |
| GB2233494A (en) * | 1989-06-26 | 1991-01-09 | Philips Nv | Providing an electrode on a semiconductor device |
| GB2233820A (en) * | 1989-06-26 | 1991-01-16 | Philips Nv | Providing an electrode on a semiconductor device |
| US5081563A (en) * | 1990-04-27 | 1992-01-14 | International Business Machines Corporation | Multi-layer package incorporating a recessed cavity for a semiconductor chip |
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| US5413966A (en) * | 1990-12-20 | 1995-05-09 | Lsi Logic Corporation | Shallow trench etch |
| US5225358A (en) * | 1991-06-06 | 1993-07-06 | Lsi Logic Corporation | Method of forming late isolation with polishing |
| US5248625A (en) * | 1991-06-06 | 1993-09-28 | Lsi Logic Corporation | Techniques for forming isolation structures |
| US5252503A (en) * | 1991-06-06 | 1993-10-12 | Lsi Logic Corporation | Techniques for forming isolation structures |
| JPH05211239A (ja) * | 1991-09-12 | 1993-08-20 | Texas Instr Inc <Ti> | 集積回路相互接続構造とそれを形成する方法 |
| JP3141486B2 (ja) * | 1992-01-27 | 2001-03-05 | ソニー株式会社 | 半導体装置 |
| US5284801A (en) * | 1992-07-22 | 1994-02-08 | Vlsi Technology, Inc. | Methods of moisture protection in semiconductor devices utilizing polyimides for inter-metal dielectric |
| US5681776A (en) * | 1994-03-15 | 1997-10-28 | National Semiconductor Corporation | Planar selective field oxide isolation process using SEG/ELO |
| US5545581A (en) * | 1994-12-06 | 1996-08-13 | International Business Machines Corporation | Plug strap process utilizing selective nitride and oxide etches |
| US6331481B1 (en) | 1999-01-04 | 2001-12-18 | International Business Machines Corporation | Damascene etchback for low ε dielectric |
| US6503827B1 (en) | 2000-06-28 | 2003-01-07 | International Business Machines Corporation | Method of reducing planarization defects |
| US6764551B2 (en) * | 2001-10-05 | 2004-07-20 | International Business Machines Corporation | Process for removing dopant ions from a substrate |
| KR20030068733A (ko) * | 2002-02-16 | 2003-08-25 | 광전자 주식회사 | 평탄화 구조를 갖는 반도체 소자 및 그 제조방법 |
| JP2003249675A (ja) * | 2002-02-26 | 2003-09-05 | Sumitomo Electric Ind Ltd | 受光素子アレイ |
| US20060029889A1 (en) * | 2004-08-06 | 2006-02-09 | Wang Tak K | Method to fabricate diffractive optics |
| US7863709B1 (en) * | 2007-04-16 | 2011-01-04 | Marvell International Ltd. | Low base resistance bipolar junction transistor array |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893261A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58155738A (ja) * | 1982-03-11 | 1983-09-16 | Mitsubishi Electric Corp | 半導体集積回路およびその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835778A (ja) * | 1971-09-09 | 1973-05-26 | ||
| US4307132A (en) * | 1977-12-27 | 1981-12-22 | International Business Machines Corp. | Method for fabricating a contact on a semiconductor substrate by depositing an aluminum oxide diffusion barrier layer |
| CA1120611A (en) * | 1978-12-29 | 1982-03-23 | Hormazdyar M. Dalal | Forming interconnections for multilevel interconnection metallurgy systems |
| US4333227A (en) * | 1979-11-29 | 1982-06-08 | International Business Machines Corporation | Process for fabricating a self-aligned micrometer bipolar transistor device |
| GB2081506B (en) * | 1980-07-21 | 1984-06-06 | Data General Corp | Resin-filled groove isolation of integrated circuit elements in a semi-conductor body |
| US4307180A (en) * | 1980-08-22 | 1981-12-22 | International Business Machines Corp. | Process of forming recessed dielectric regions in a monocrystalline silicon substrate |
| JPS5848936A (ja) * | 1981-09-10 | 1983-03-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4357203A (en) * | 1981-12-30 | 1982-11-02 | Rca Corporation | Plasma etching of polyimide |
-
1984
- 1984-10-29 US US06/665,829 patent/US4541168A/en not_active Expired - Fee Related
-
1985
- 1985-07-17 JP JP60156210A patent/JPS61107727A/ja active Granted
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- 1985-09-24 DE DE8585112097T patent/DE3567321D1/de not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5893261A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58155738A (ja) * | 1982-03-11 | 1983-09-16 | Mitsubishi Electric Corp | 半導体集積回路およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0182998A1 (en) | 1986-06-04 |
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| DE3567321D1 (en) | 1989-02-09 |
| US4541168A (en) | 1985-09-17 |
| JPS61107727A (ja) | 1986-05-26 |
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