KR20030068733A - 평탄화 구조를 갖는 반도체 소자 및 그 제조방법 - Google Patents

평탄화 구조를 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

트랜지스터 소자의 상부에 절연막을 형성하고, 절연막 상부에 감광막을 코팅한 후에 콘택되는 부분이 오픈(open)되도록 패터닝(patterning)을 수행한 후, 콘택부의 절연막을 제거하여 메탈(metal)이 올라가는 영역을 형성하고 전극용 메탈(metal)을 증착하여 리프트 오프(lift-off) 공정으로 감광막을 제거함으로써 반도체 소자의 제조공정에서 발생하는 표면단차를 개선한 평탄화 구조를 갖는 반도체 소자의 제조방법.

Description

평탄화 구조를 갖는 반도체 소자 및 그 제조방법{ A semiconductor having a flat structure for bonding and the method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 표면 단차를 제거한 평탄화 구조를 가지도록 함으로써 후공정에 의한 수율 및 신뢰성을 개선할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 셀(cell)의 단위 면적(unit area)이 감소하고 이에 따라, 셀의 구조가 이차원(two-dimension) 구조에서 삼차원(three -dimension) 구조로 점차 복잡해지고 있다. 삼차원 구조의 예로서, DRAM에서 정전용량을 확보하기 위해서 스택 커패시터(stacked capacitor)를 비트 라인(bitline) 상부에 형성하는 COB(capacitor over bit line) 구조가 있다. 그러나, 이러한 복잡한 삼차원 구조는 도 1에서의 A와 B에 표시된 바와 같이 대부분 동일 평면상에서의 수직적인 높낮이 차이, 즉 단차를 유발시키게 된다. 이러한 단차는 후속 공정 특히, 포토(photo) 공정을 어렵게 하고, 후속 공정 마진을 감소시키게 된다. COB 구조를 이용한 DRAM에서 스택 커패시터(stack capacitor)가 형성되는 셀 영역(cell area)과 스택 커패시터가 형성되지 않는 주변회로 영역(peripheral region)의 단차가 스택 커패시터 높이의 50% 내지 100% 정도 발생된다. 이러한 단차로 인해, 금속콘택(metal contact)과 같은 후속 콘택 형성 공정에서 포토(photo) 공정의 DOF 마진(depth of focus margin)이 부족하여 셀 영역과 주변회로 영역에 콘택 패턴(contact pattern)을 동시에 형성하기 어렵다.
실제로, 0.21㎛의 디자인 룰(design rule)을 갖는 소자의 경우, 스택 커패시터의 높이가 1㎛에 이르며, 현재 포토 노광기술로는 이와 같은 단차에 의해 유발되는 콘택 형성 공정의 문제점을 극복하는데 많은 어려움이 있다.
이를 해결하기 위한 대안으로, 콘택홀 형성을 위한 노광 전에 형성하는 절연막을 평탄화(planarization) 시킴으로써 단차를 줄이고 있다. 그러나, 평탄화에 의한 단차 극복 방법은 콘택홀의 깊이를 증가시켜 콘택홀의 종횡비(aspect ratio)를 증가시키게 되고, 이에 따라 콘택홀을 금속막으로 채우는 공정을 매우 어렵게 한다.
본 발명은 콘택트(contact)와 메탈(metal), 메탈(metal)과 패드(pad)의 오버랩(over lap)으로 발생하는 표면단차를 제거하여 평탄화 구조를 갖는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 리프트-오프(lift-off)제조 공정을 이용함으로써 제조 공정상의 마스크 수를 줄일 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 과도 식각(over-etch)이 없는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 와이어 본딩(wire-bonding)없이 리드 프레임(Lead frame)에 칩(chip)을 직접 본딩하는 구조에 적용 가능한 반도체 제조 방법을 제공하는 것이다.
이러한 목적들을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법의 특징은 기판 위에 트랜지스터 소자를 형성하는 과정과, 상기 트랜지스터 소자의 상부에 절연막을 형성하는 과정과, 상기 절연막의 상부에 감광막(photo resist layer)을 코팅하는 과정과, 콘택 정렬장치(contact aligner)와 콘택 마스크(contact mask)를 이용한 노광과정과, 노광을 마친 상태에서 100℃ 내지 120℃ 의 온도에서 적어도 1분 이상 베이킹(baking)하는 과정과, 베이킹 과정을 마친 후 수행되는 현상(developing)과정과, 콘택부의 절연막을 제거하여 메탈(metal)이 올라가는 영역을 형성하기 위한 식각 과정과, 식각이 완료된 상태에서 설정된 온도에서 1차메탈(metal)을 증착하는 과정과, 1차 메탈 증착이 완료된 상태에서 감광막(photo resist layer)을 제거하는 과정과, 일정 두께의 절연막(insulation layer)을 형성하는 과정과, 메탈 표면중 일부 절연막을 제거하여 본딩 패드(bonding pad)를 형성하는 과정과, 상기 본딩패드 상에 2차 메탈을 형성하는 과정을 포함하여 이루어지는 점이다.
본 발명에 따른 반도체 소자 제조방법의 다른 특징은 상기 트랜지스터 소자는 바이폴라 트랜지스터(bipolar junction transistor)인 점이다.
본 발명에 따른 반도체 소자 제조방법의 세부적 특징은 상기 트랜지스터 소자가 전계효과 트랜지스터(Field Effect Transistor)인 점이다.
본 발명에 따른 반도체 소자 제조방법의 다른 세부적 특징은 상기 메탈의 증착과정은 80℃ 내지 110℃의 온도 하에서 1.0㎛ 내지 2.0㎛의 두께로 증착되는 점이다.
도 1은 종래 기술에 따른 반도체 소자에서의 표면단차를 나타낸 예시도,
도 2는 본 발명에 따른 방법에 의해 제조된 반도체 소자의 예시도,
도 3은 본 발명에 따른 반도체 소자 제조방법을 나타낸 흐름도,
도 4 내지 도 10은 본 발명에 따른 반도체 제조공정을 나타낸 예시도이다.
이하, 첨부된 도면을 참조로 본 발명에 따른 반도체 소자 제조방법을 설명하기로 한다.
도 2는 본 발명에 따른 방법에 의해 제조된 반도체 소자의 예시도이다. 도 2의 C 부분을 살펴보면 도 1에서와 같이 종래의 소자에서 나타나던 콘택과 메탈간의 오버랩(B)이 없어 근본적인 단차가 제거된 것을 알 수 있다.
도 3은 본 발명에 따른 평탄화 구조를 갖는 반도체 소자의 제조방법의 진행과정을 나타낸 흐름도이다. 본 발명은 NPN 타입 또는 PNP 타입의 바이폴라 트랜지스터(Bipolar Transistor)나 전계효과 트랜지스터(Field Effect Transistor)에 적용 가능하다. 본 설명에서는 NPN 타입의 바이폴라 트랜지스터를 예로 한다.
먼저, 도 4에서와 같이 N형 기판(1)위에 N형의 불순물이 도핑(doping)되어 있는 에피텍셜 층(2)을 형성한다. 여기서 에피텍셜 층은 바이폴라 트랜지스터의 컬렉터(collector) 영역이다. 에피텍셜 층의 상부에는 P 형의 불순물이 도핑(doping)되어 있는 베이스(Base) 영역이 형성되어 있으며, 베이스 영역 내부에는 N형의 불순물이 도핑되어 있는 에미터(Emitter) 영역이 형성되어 있다. 또한 에피텍셜 층 상부의 베이스 영역 양쪽에는 N 형의 불순물이 고농도로 도핑되어 있는 웰(Well) 영역이 형성되어 있다. 여기에서 웰 영역은 바이폴라 단위소자 하나인 경우에는 이후의 공정에서 제거되는 부분이며, 기판의 상부에 여러 개의 단위 소자가 동시에 형성되어 있는 경우에는 소자 분리 영역으로 사용될 수 있다. 에피텍셜 층 표면 상부에는 산화 규소 또는 질화 규소 등의 절연 물질로 이루어진 절연막(산화막)(3)이 형성되어 있으며, 절연막에는 에미터 영역과 베이스 영역을 각각 드러내는 개구부 즉, 콘택(contact)을 가지고 있다(S2 과정). 리프트-오프(lift-off) 전용 감광막(photo resist)(4)을 웨이퍼 전체에 코팅한다. 감광막의 두께는 올리고자 하는 메탈의 2배∼3배가 되도록 설정하여 작업을 한다. 본 공정에서는 3㎛의 두께를 적용한다(S3 과정).
이후, 콘택 얼라이너(contact aligner)와 콘택 공정마스크(mask)를 사용하여노광(photo lithography)을 실시(S4 과정)한 다음, 110℃의 온도에서 1분 가량 베이크(bake)를 진행한다(S5 과정). 이후 현상(developing)을 수행함으로써 패터닝(patterning) 작업이 완료되어 콘택부만 열리게 된다(S6 과정).
패터닝이 완료되면 식각공정을 진행하여 차후 메탈이 올라가는 콘택부의 절연막(산화막)을 제거하면 도 5와 같이 된다.(S7 과정) 식각공정이 완료된 상태에서(감광막 有) 메탈(metal)을 상온 또는 설정된 온도(100℃)에서 증착장비(evaporation)를 사용하여 도 6과 같이 1.5㎛ 증착한다. 설정된 온도는 감광막의 프로파일이 무너지지 않는 한계치에서 결정된다. 즉, 리프트-오프(lift-off) 성을 좋게 하기 위한 것이다. 패터닝된 감광막의 단차로 인해 콘택을 제외한 사이드 부분에는 메탈이 매우 얇게 증착된다 (S8 과정).
메탈증착 공정이 완료되면 도 7에서와 같이 감광막 제거 공정(lit-off)을 진행한다 (S9 과정). 감광막 제거는 감광막 제거 전용액을 사용한다. 감광막 제거시 감광막에 존재하는 메탈도 동시에 제거되므로 별도의 메탈 식각공정이 필요하지 않게 된다.
감광막 제거 공정(lift-off)이 완료되면 도 8에서와 같이 콘택 사진 공정에서 기존에서 발생하는 콘택과 메탈간의 근본적인 단차가 제거된다.
이후, 도 9에서와 같이 일정 두께의 절연막(insulation layer)(6)을 형성하고(S10 과정), 메탈 표면중 일부 절연막을 제거하여 본딩 패드(bonding pad)를 형성한다.
상기 본딩패드 상에 도 10에서와 같이 2차 메탈(7)을 증착한다(S11 과정). 도 1의 A와 같이 종래의 소자에서 나타나는 메탈과 패드의 오버랩(overlap)으로 인한 표면단차가 없어진 것을 알 수 있다.
따라서, 콘택(Contact)이 메탈(metal)로 이루어지므로 별도의 메탈 마스크가 필요하지 않아 마스크 수를 줄일 수 있다. 또한, 화학적기계적연마(Chemical Mechanical Polishing)장치 등 고가(高價)의 장비와 고가(高價)의 제조공정을 사용하지 않고 별도의 투자 장비없이 저생산비용으로 평탄화 구조를 갖는 반도체 칩의 생산이 가능하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 제조방법은 종래 반도체 소자 제조공정에서 발생하는 단차를 개선한 평탄화 구조이기 때문에 조립공정의 와이어 본딩(wire-bonding) 후에 발생하는 단락(short)이나 누설(leakage) 특성 불량으로 인한 수율로 인한 손실(Loss)을 줄일 수 있는 효과를 가지며, 와이어 본딩없이 리드프레임에 직접 본딩하는 범프(Bump) 구조의 구현기술에 활용 가능하다.

Claims (5)

  1. 기판 위에 트랜지스터 소자를 형성하는 과정과,
    상기 트랜지스터 소자의 상부에 절연막을 형성하는 과정과,
    상기 절연막의 상부에 감광막(photo resist layer)을 코팅하는 과정과,
    콘택 정렬장치(contact aligner)와 콘택 마스크(contact mask)를 이용한 노광과정과,
    노광을 마친 상태에서 100℃ 내지 120℃ 의 온도에서 적어도 1분 이상 베이킹(baking)하는 과정과,
    베이킹 과정을 마친 후 수행되는 현상(developing)과정과,
    콘택부의 절연막을 제거하여 메탈(metal)이 올라가는 영역을 형성하기 위한 식각 과정과,
    식각이 완료된 상태에서 설정된 온도에서 1차 메탈(metal)을 증착하는 과정과,
    1차 메탈 증착이 완료된 상태에서 감광막(photo resist layer)을 제거하는 과정과,
    일정 두께의 절연막(insulation layer)을 형성하는 과정과,
    메탈 표면중 일부 절연막을 제거하여 본딩 패드(bonding pad)를 형성하는 과정과,
    상기 본딩패드 상에 2차 메탈을 형성하는 과정을 포함하여 이루어지는 평탄화 구조를 갖는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서;
    상기 트랜지스터 소자는 바이폴라 트랜지스터(bipolar junction transistor)인 것을 특징으로 하는 평탄화 구조를 갖는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서;
    상기 트랜지스터 소자는 전계효과 트랜지스터(Field Effect Transistor)인 것을 특징으로 하는 평탄화 구조를 갖는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서;
    상기 1차 메탈의 증착과정은 80℃ 내지 110℃의 온도 하에서 1.0㎛ 내지 2.0㎛의 두께로 증착되는 것을 특징으로 하는 평탄화 구조를 갖는 반도체 소자의 제조방법.
  5. 제 1 항 내지 제 4 항에 따른 방법에 의해 제조된 평탄화 구조를 갖는 반도체 소자.
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