KR19990018373A - 랜딩 패드를 이용한 반도체소자의 콘택 형성방법 - Google Patents

랜딩 패드를 이용한 반도체소자의 콘택 형성방법 Download PDF

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Abstract

본 발명은 랜딩 패드를 이용한 콘택형성방법에 관한 것이다. 본 발명은 (a) 제1 도전형의 반도체기판 상에 게이트절연막, 도전층, 및 캡핑층을 순차적으로 형성하는 단계 (b) 상기 캡핑층을 이방성식각하여 제1 및 제2 캡핑층 패턴을 형성하는 단계 (c) 상기 제1 및 제2 캡핑층 패턴 사이에 노출된 상기 도전층을 소정 깊이만큼만 등방성식각함으로써 상기 제1 및 제2 캡핑층 패턴 하부의 상기 도전층에 언더컷(undercut)을 형성하는 단계 (d) 상기 제1 및 제2 캡핑층 패턴을 식각마스크로 하여 상기 언더컷(undercut)이 형성된 도전층과 상기 게이트절연막을 순차적으로 이방성식각하여 상기 제1 및 제2 캡핑층 패턴 사이의 상기 제1 도전형의 반도체기판을 노출시킴으로써 상기 제1 및 제2 캡핑층 패턴의 하부에 제1 및 제2 게이트전극을 형성하는 단계 (e) 상기 제1 캡핑층 패턴과 그 하부의 상기 제1 게이트전극의 양 측벽 및 상기 제2 캡핑층 패턴과 그 하부의 상기 제2 게이트전극의 양 측벽에 제1 및 제2 스페이서를 형성하는 단계 (f) 상기 제1 및 제2 캡핑층의 상부에 제1 및 제2 절연막 패턴을 형성하는 단계 (g) 상기 제1 및 제2 스페이서 사이의 상기 제1 도전형의 반도체기판내에 제2 도전형의 불순물을 도핑하여 소오스/ 드레인 영역을 형성하는 단계 및 (h) 상기 제1 및 제2 스페이서 사이의 상기 소오스/ 드레인 영역에 접속하기 위한 랜딩 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

랜딩 패드를 이용한 반도체소자의 콘택 형성방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 랜딩 패드를 이용한 콘택형성방법에 관한 것이다.
도 1은 종래의 스페이서에 자기정렬된 랜딩패드 구조의 문제점을 설명하기 위한 단면도이다.
여기서, 도면 참조부호 100은 반도체기판을, 105는 도전성 폴리실리콘막(102)과 실리사이드막(104)이 순차적으로 적층된 폴리사이드막 구조의 게이트전극을, 106은 캡핑층을, 108은 스페이서를, 110은 절연막 패턴을, 112은 소오스/ 드레인 영역을, 114는 상기 스페이서에 자기정렬된 랜딩패드를 각각 나타낸다.
그런데, 상기 절연막 패턴(110)을 형성하기 위하여 상기 스페이서(108)가 형성된 결과물의 전면에 통상적으로 실리콘 산화막을 증착하고, 상기 캡핑층(106) 상부의 상기 실리콘 산화막을 덮는 포토레지스트 패턴(도시생략)을 형성한 후, 이를 식각마스크로 하여 상기 스페이서(108)에 자기정렬시켜 상기 실리콘 산화막을 이방성식각한다.
그런데, 위의 이방성식각중 상기 스페이서(108)의 쇼울더(S)부분이 많이 식각되어 상기 게이트전극(105)을 외부로 노출시킴으로써 상기 게이트전극(105)과 상기 랜딩패드(114)가 단락(short)되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점을 효과적으로 방지할 수 있는 반도체소자의 콘택 형성방법을 제공하는 데 있다.
도 1은 종래의 스페이서에 자기정렬된 랜딩패드 구조의 문제점을 설명하기 위한 단면도이다.
도 2 내지 도 6은 본 발명의 바람직한 실시예에 의한 랜딩 패드를 이용한 콘택 형성방법을 설명하기 위한 단면도이다.
도면의 주요 부분에 대한 부호의 설명
200 : P형 반도체기판 205 : 폴리사이드막 구조의 게이트전극
206 : 캡핑층 208 : 스페이서
210 : 절연막 패턴 212 : 소오스/ 드레인 영역
214 : 스페이서에 자기정렬된 랜딩패드
상기 기술적 과제를 달성하기 위하여 본 발명은, (a) 제1 도전형의 반도체기판 상에 게이트절연막, 도전층, 및 캡핑층을 순차적으로 형성하는 단계; (b) 상기 캡핑층을 이방성식각하여 제1 및 제2 캡핑층 패턴을 형성하는 단계; (c) 상기 제1 및 제2 캡핑층 패턴 사이에 노출된 상기 도전층을 소정 깊이만큼만 등방성식각함으로써 상기 제1 및 제2 캡핑층 패턴 하부의 상기 도전층에 언더컷(undercut)을 형성하는 단계; (d) 상기 제1 및 제2 캡핑층 패턴을 식각마스크로 하여 상기 언더컷(undercut)이 형성된 도전층과 상기 게이트 절연막을 순차적으로 이방성식각하여 상기 제1 및 제2 캡핑층 패턴 사이의 상기 제1 도전형의 반도체기판을 노출시킴으로써 상기 제1 및 제2 캡핑층 패턴의 하부에 제1 및 제2 게이트전극을 형성하는 단계; (e) 상기 제1 캡핑층 패턴과 그 하부의 상기 제1 게이트전극의 양 측벽 및 상기 제2 캡핑층 패턴과 그 하부의 상기 제2 게이트전극의 양 측벽에 제1 및 제2 스페이서를 형성하는 단계; (f) 상기 제1 및 제2 캡핑층의 상부에 제1 및 제2 절연막 패턴을 형성하는 단계; (g) 상기 제1 및 제2 스페이서 사이의 상기 제1 도전형의 반도체기판내에 제2 도전형의 불순물을 도핑하여 소오스/ 드레인 영역을 형성하는 단계; 및 (h) 상기 제1 및 제2 스페이서 사이의 상기 소오스/ 드레인 영역에 접속하기 위한 랜딩 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택 형성방법을 재공한다.
본 발명에 있어서, 상기 제1 및 제2 캡핑층은 실리콘 질화물로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 도전층은 폴리실리콘막과 실리사이드막이 순차적으로 적층된 폴리사이드막으로 형성하는 것이 바람직하다.
본발명에 있어서, 상기 스페이서는 실리콘 질화물로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 제1 및 제2 절연막 패턴은, 실리콘 산화막으로 형성하는 것이 바람직하다.
본 발명에 있어서, 상기 랜딩패드는, 도전성 폴리실리콘으로 형성하는 것이 바람직하다.
본 발명에 의하면 게이트전극의 상부 양 모서리에 언더컷을 형성하고 스페이서를 형성한다. 따라서, 상기 언더컷된 빈 공간을 상기 스페이서를 이루는 절연물질로 충진함으로써 후속의 이방성식각공정중 상기 게이트전극이 노출됨으로써 게이트전극과 랜딩 패드가 단락되는 문제점을 효과적으로 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도 2 내지 도 6을 참조하여 상세히 설명한다.
도 2는 제1 도전형의 반도체기판(200) 상에 게이트절연막(도시생략), 도전층(202 ＋ 204), 및 캡핑층 패턴(206)을 순차적으로 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 먼저 제1 도전형의 반도체기판(200), 예를 들면 P형 반도체기판 상에 게이트절연막(도시생략), 도전층(202 ＋ 204), 및 캡핑층(도시생략)을 순차적으로 형성한다. 이어서, 캡핑층을 이방성식각하여 캡핑층 패턴(206)을 형성한다. 여기서, 도전층(202 ＋ 204)은 폴리실리콘막(202)과 실리사이드막(204)이 순차적으로 적층된 폴리사이드막으로 형성하고, 캡핑층은 실리콘 질화물로 형성한다. 계속하여, 캡핑층 패턴(206) 사이에 노출된 도전층(202 ＋ 204)을, 예를 들면 표준크리닝용액-1(SC-1)을 사용하여 소정 깊이만큼만 등방성식각함으로써 캡핑층 패턴(206) 하부의 도전층(202 ＋ 204)에 언더컷(undercut)을 형성한다.
도 3은 게이트전극(205)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 먼저 캡핑층 패턴(206)을 식각마스크로 하여 언더컷(undercut)이 형성된 도전층(도 2의 202 ＋ 204)과 게이트 절연막(도시생략)을 순차적으로 이방성식각하여 캡핑층 패턴(206) 사이의 제1 도전형의 반도체기판(200)을 노출시킴으로써 캡핑층 패턴(206)의 하부에 게이트전극(205)을 형성한다.
도 4는 스페이서(208)를 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 결과물의 전면에 절연막(도시생략), 예를 들면 실리콘 질화막을 일정한 두께로 증착한다. 이어서, 상기 절연막을 이방성식각함으로써 캡핑층 패턴(206)과 그 하부의 게이트전극(205)의 양 측벽에 스페이서(208)를 형성한다.
도 5는 절연막 패턴(210)과 소오스/ 드레인 영역(212)을 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 결과물의 전면을 덮는 절연막(도시생략), 예를 들면 실리콘 산화막을 증착한다. 이어서, 캡핑층 패턴(206)상부의 상기 절연막을 덮는 포토레지스트 패턴(도시생략)을 형성한 후, 이를 식각마스크로 하여 상기 절연막을 식각함으로써 캡핑층 패턴(206)의 상부에 절연막 패턴(210)을 형성한다.
이때, 스페이서(208)가 식각저지막의 역할을 한다. 계속하여, 스페이서(208) 사이의 제1 도전형의 반도체기판(200)내에 제2 도전형의 불순물, 예를 들면 인 또는 비소와 같은 N형 불순물을 도핑하여 소오스/ 드레인 영역(212)을 형성한다.
도 6은 스페이서(208) 사이에 랜딩 패드(214)를 형성하는 단계를 설명하기 위한 단면도이다.
구체적으로 설명하면, 상기 결과물의 전면에 도전물질층(도시생략), 예를 들면 도전성 폴리실리콘막을 적층한다. 이어서, 도전물질층을 절연막 패턴(210)이 노출될 때까지 에치-백 또는 화학기계적으로 연마함으로써 소오스/ 드레인 영역(212)에 접속하는 랜딩 패드(214)를 형성한다.
상기한 바와 같이, 게이트전극의 상부 양 모서리에 언더컷을 형성하고 스페이서를 형성한다. 따라서, 상기 언더컷된 빈 공간을 상기 스페이서를 이루는 절연물질로 충진함으로써 후속의 이방성식각공정중 상기 게이트전극이 노출됨으로써 게이트전극과 랜딩 패드가 단락되는 문제점을 효과적으로 방지할 수 있다.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (6)

  1. (a) 제1 도전형의 반도체기판 상에 게이트절연막, 도전층, 및 캡핑층을 순차적으로 형성하는 단계; (b) 상기 캡핑층을 이방성식각하여 제1 및 제2 캡핑층 패턴을 형성하는 단계; (c) 상기 제1 및 제2 캡핑층 패턴 사이에 노출된 상기 도전층을 소정 깊이만큼만 등방성식각함으로써 상기 제1 및 제2 캡핑층 패턴 하부의 상기 도전층에 언더컷(undercut)을 형성하는 단계; (d) 상기 제1 및 제2 캡핑층 패턴을 식각마스크로 하여 상기 언더컷(undercut)이 형성된 도전층과 상기 게이트 절연막을 순차적으로 이방성식각하여 상기 제1 및 제2 캡핑층 패턴 사이의 상기 제1 도전형의 반도체기판을 노출시킴으로써 상기 제1 및 제2 캡핑층 패턴의 하부에 제1 및 제2 게이트전극을 형성하는 단계; (e) 상기 제1 캡핑층 패턴과 그 하부의 상기 제1 게이트전극의 양 측벽 및 상기 제2 캡핑층 패턴과 그 하부의 상기 제2 게이트전극의 양 측벽에 제1 및 제2 스페이서를 형성하는 단계; (f) 상기 제1 및 제2 캡핑층의 상부에 제1 및 제2 절연막 패턴을 형성하는 단계; (g) 상기 제1 및 제2 스페이서 사이의 상기 제1 도전형의 반도체기판내에 제2 도전형의 불순물을 도핑하여 소오스/ 드레인 영역을 형성하는 단계; 및 (h) 상기 제1 및 제2 스페이서 사이의 상기 소오스/ 드레인 영역에 접속하기 위한 랜딩 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  2. 제1항에 있어서, 상기 제1 및 제2 캡핑층은 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  3. 제1항에 있어서, 상기 도전층은 폴리실리콘막과 실리사이드막이 순차적으로 적층된 폴리사이드막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  4. 제1항에 있어서, 상기 스페이서는 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  5. 제1항에 있어서, 상기 제1 및 제2 절연막 패턴은, 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  6. 제1항에 있어서, 상기 랜딩패드는, 도전성 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
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* Cited by examiner, † Cited by third party
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KR100356775B1 (ko) * 2000-12-11 2002-10-18 삼성전자 주식회사 2중층의 캐핑 패턴을 사용하여 반도체 메모리소자를형성하는 방법 및 그에 의해 형성된 반도체 메모리소자
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