JPS62106644A - 半導体構造形成方法 - Google Patents
半導体構造形成方法Info
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- JPS62106644A JPS62106644A JP61219917A JP21991786A JPS62106644A JP S62106644 A JPS62106644 A JP S62106644A JP 61219917 A JP61219917 A JP 61219917A JP 21991786 A JP21991786 A JP 21991786A JP S62106644 A JPS62106644 A JP S62106644A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は集積半導体構造を作成する方法に関するもので
あり、特に充填された溝ないしトレンチを有するプレー
ナ半導体構造を作成する方法に関するものである。
あり、特に充填された溝ないしトレンチを有するプレー
ナ半導体構造を作成する方法に関するものである。
Ｂ、従来技術
集積半導体回路における、デバイスたとえばトランジス
タを互いに分離するための、二酸化シリコンやポリイミ
ドの満た言ねた溝ないしトレンチが、ＰＮ接合を用いた
技術などの従来の他の分離技術よりも、デバイスないし
トランジスタの密度を顕著に改善することが判明してい
る。
タを互いに分離するための、二酸化シリコンやポリイミ
ドの満た言ねた溝ないしトレンチが、ＰＮ接合を用いた
技術などの従来の他の分離技術よりも、デバイスないし
トランジスタの密度を顕著に改善することが判明してい
る。
ＩＢＭテクニカル・ディスクロージャ・プルテンＶｏ１
．１７、Ａ１０，１９７５年５月、ｐｐ、２８９３−２
８９・１（オづ゛１イミドの満たされたＶ字状溝を、同
Ｖｏ１．２４．４１ ’ｌ Ａ、１９８２年４月、ｐｐ
、５４５８−５４５Ｑは絶縁物質で満たされたトレンチ
の側壁に当１妾し５、だトランジスタを、同Ｖｏ１．２
３、扁１１．１９８１年４月、ｐｐ、４９１７−４９１
９は二酸化シＩＪ Ｕンおよびチツ化ンリコンで満たさ
れ、チツ化シリコンの一部が反応性イオン・エツチング
（ＲＴＥ）で除去されているトレンチを、′！また同Ｖ
ｏ１．２５、Ａ１１Ｂ。
．１７、Ａ１０，１９７５年５月、ｐｐ、２８９３−２
８９・１（オづ゛１イミドの満たされたＶ字状溝を、同
Ｖｏ１．２４．４１ ’ｌ Ａ、１９８２年４月、ｐｐ
、５４５８−５４５Ｑは絶縁物質で満たされたトレンチ
の側壁に当１妾し５、だトランジスタを、同Ｖｏ１．２
３、扁１１．１９８１年４月、ｐｐ、４９１７−４９１
９は二酸化シＩＪ Ｕンおよびチツ化ンリコンで満たさ
れ、チツ化シリコンの一部が反応性イオン・エツチング
（ＲＴＥ）で除去されているトレンチを、′！また同Ｖ
ｏ１．２５、Ａ１１Ｂ。
１９８６年４月、ｐｐ、６１２９−６１３０はトレンチ
を二酸化シリコンで満７２こし、トレンチの形成される
基板の表面に関し、て二酸化シリコンを平坦化する方法
を開示している。
を二酸化シリコンで満７２こし、トレンチの形成される
基板の表面に関し、て二酸化シリコンを平坦化する方法
を開示している。
米国特許第４３９６４６０号は化学エツチングおよび２
種類の異なる物質からなる２層フィルムを用いて、半導
体基板の溝の表面を平坦とする方法を開示している。
種類の異なる物質からなる２層フィルムを用いて、半導
体基板の溝の表面を平坦とする方法を開示している。
弊社の米国特許第４５１９１２８号は側壁と底部に二酸
化シリコンとチソ化シリコンの薄い層が形成をれており
、他の部分にポリイミドが満たされている、半導体基板
のトレンチを開示している。
化シリコンとチソ化シリコンの薄い層が形成をれており
、他の部分にポリイミドが満たされている、半導体基板
のトレンチを開示している。
過剰なポリイミドは従来のエッチ・バック技術によって
熱硬化されたのち、除去される。
熱硬化されたのち、除去される。
Ｃ発明が解決しようとする問題点
トレンチ内の充填材料をエッチ・バックする場合、充填
材料の過剰なエツチングまたは不十分なエツチングのい
ずれかにより、およびトレンチにおける充填材料の起伏
によって、基板の表面と充填材料の頂面との間に、望ま
しくない段が形成されることがｆＡＪ明している。この
ような段は、その後基板上に形成される導線ないし配線
に不連続性をもたらすものであって、集積回路の信頼性
を低下させる。
材料の過剰なエツチングまたは不十分なエツチングのい
ずれかにより、およびトレンチにおける充填材料の起伏
によって、基板の表面と充填材料の頂面との間に、望ま
しくない段が形成されることがｆＡＪ明している。この
ような段は、その後基板上に形成される導線ないし配線
に不連続性をもたらすものであって、集積回路の信頼性
を低下させる。
本発明の目的は、たとえば幅が２ミクロン未満で、特に
有機物、たとえばポリイミドで満たされた狭いトレンチ
が内部に形成された半導体基板用の、改良された単純な
平坦化法を提供することである。
有機物、たとえばポリイミドで満たされた狭いトレンチ
が内部に形成された半導体基板用の、改良された単純な
平坦化法を提供することである。
Ｄ１問題点を解決するための手段
本発明が教示する。！：ζろによれば、半導体基板のあ
る領域を隣接領域から電気的に分離するだめに使用され
る材料で満たされた溝ないしトレンチが内部に形成され
た半導体基板上に平坦な表面を作成する方法が提供され
る。この方法は、半導体基板中にその表面を通って溝な
いしトレンチを形成し、トレンチ内、および基板の表面
上に有機物などの充填材料を付着し、有機物上のトレン
チに材料のブロックを形成して、基板の表面の所定の距
離に渡って延びろようにし、有機物およびブロックを所
定のエツチング剤でエツチングして、基板の表面上に置
かれたブロックおよび有機物を除去し、半導体基板の表
面上に材料の層を形成して、有機物の残余部分を覆うよ
うにし、前記材料層と前記有機物が所定のエツチング剤
に対して同様なエツチング速度を有１ノでおり、前記材
料層がすべて除去されるまで、前記材料層と有機物層を
エツチングする工程を包含している。
る領域を隣接領域から電気的に分離するだめに使用され
る材料で満たされた溝ないしトレンチが内部に形成され
た半導体基板上に平坦な表面を作成する方法が提供され
る。この方法は、半導体基板中にその表面を通って溝な
いしトレンチを形成し、トレンチ内、および基板の表面
上に有機物などの充填材料を付着し、有機物上のトレン
チに材料のブロックを形成して、基板の表面の所定の距
離に渡って延びろようにし、有機物およびブロックを所
定のエツチング剤でエツチングして、基板の表面上に置
かれたブロックおよび有機物を除去し、半導体基板の表
面上に材料の層を形成して、有機物の残余部分を覆うよ
うにし、前記材料層と前記有機物が所定のエツチング剤
に対して同様なエツチング速度を有１ノでおり、前記材
料層がすべて除去されるまで、前記材料層と有機物層を
エツチングする工程を包含している。
本発明の好ましい実施例において、有機物はポリイミド
であり、エツチング工程の各々が乾式エツチング法で実
施され、エツチング剤は１００チ酸素であり、材料のブ
ロックはフォトレジストであシ、材料の５層もフォトレ
ジストである。
であり、エツチング工程の各々が乾式エツチング法で実
施され、エツチング剤は１００チ酸素であり、材料のブ
ロックはフォトレジストであシ、材料の５層もフォトレ
ジストである。
Ｅ、実施例
図面を詳細に参照すると、第１図に断面図で示す構造は
、シリコンからなることが好ましいＰ型溝電性を有する
半導体基板１０と、表面１４を有し 公知技術洸より基
板１０上に成長したＮ型導電性のエピタキシアル層１２
と、基板１０とエピタキシアル層１２の接合部に形成さ
れたＮ＋サブコレクタ拡拡散職域１６を包含している。
、シリコンからなることが好ましいＰ型溝電性を有する
半導体基板１０と、表面１４を有し 公知技術洸より基
板１０上に成長したＮ型導電性のエピタキシアル層１２
と、基板１０とエピタキシアル層１２の接合部に形成さ
れたＮ＋サブコレクタ拡拡散職域１６を包含している。
適切なパターンを設けたフォトレジスト・マスクを、た
とえば図示していない三フッ化チッ素、および周知の反
応性イオン・エツチング（ＲＩＥ）技術と共に用いて、
たとえば幅２ミクロンのトレンチ１８？工ピタキシヤル
層１２とＮ”サフコレフタ領域１６を介して、基板１０
内へ、エピタキシアル層１２の表面１４の下約５ミクロ
ンのところまで形成し、エピタキシアル層１２に分離し
た部分１２Ａおよび１２Ｂを形成する。次いで、トレン
チ１８をポリイミドで満たすが、好ましいのはデュポ７
（Ｄｕｐｏｎｔ ）２５６０の約３．５ミクロンの第一
層をエピタキシアル層１２の表面に付着し、ポリイミド
をスピンニング操作中にトレンチ中に流入させ、第一ポ
リイミド層を８０℃で１３分間硬化させ、次いでデュポ
ン２５６０ポリイミドの約３．５ミクロンの第二層を第
一ポリイミド層上に付着し、第二ポリイミド層を４００
℃で２５分間硬化させることである。エツチング剤とし
て酸素を用いた反応性イオン・エツチング（ＲＩＥ）技
術を使用して、エピタキシアル層１２０表面１４上の図
示していない硬化したポリイミドを、トレンチ１８に残
っているポリイミド２０と共に、エピタキシアル層１２
の表面１４より゛若干低いレベルまで除去する。次いで
、第１図に示すように、厚さ約１．３ミクロンの硬化し
たポリイミドの層２２がエピタキシアル層１２の表面１
４上に形成されるまで、トレンチ１８をデュポン２５６
ｏポリイミドで完全に満たす。２５分間４．００ ℃に
置くことによって行うことのできる、ボイリミド層２２
の硬化ののち、凹窩ないし溝２４がトレンチ１８上の硬
ｒヒしだポリイミド層２２中に形成されることが知られ
ている。ポリイミドの硬化後、エピタキシアル層１２０
表面１４上のポリイミド層２２の厚さにばらつきが生じ
ることも、注目されている。硬化したポリイミド層２ｏ
に対して１．３ミクロンという目標の厚さを設定するこ
とにより、凹窩ないし溝２４の最も低い点がエピタキシ
アル層１２の表面１．４上にあることが判明した。
とえば図示していない三フッ化チッ素、および周知の反
応性イオン・エツチング（ＲＩＥ）技術と共に用いて、
たとえば幅２ミクロンのトレンチ１８？工ピタキシヤル
層１２とＮ”サフコレフタ領域１６を介して、基板１０
内へ、エピタキシアル層１２の表面１４の下約５ミクロ
ンのところまで形成し、エピタキシアル層１２に分離し
た部分１２Ａおよび１２Ｂを形成する。次いで、トレン
チ１８をポリイミドで満たすが、好ましいのはデュポ７
（Ｄｕｐｏｎｔ ）２５６０の約３．５ミクロンの第一
層をエピタキシアル層１２の表面に付着し、ポリイミド
をスピンニング操作中にトレンチ中に流入させ、第一ポ
リイミド層を８０℃で１３分間硬化させ、次いでデュポ
ン２５６０ポリイミドの約３．５ミクロンの第二層を第
一ポリイミド層上に付着し、第二ポリイミド層を４００
℃で２５分間硬化させることである。エツチング剤とし
て酸素を用いた反応性イオン・エツチング（ＲＩＥ）技
術を使用して、エピタキシアル層１２０表面１４上の図
示していない硬化したポリイミドを、トレンチ１８に残
っているポリイミド２０と共に、エピタキシアル層１２
の表面１４より゛若干低いレベルまで除去する。次いで
、第１図に示すように、厚さ約１．３ミクロンの硬化し
たポリイミドの層２２がエピタキシアル層１２の表面１
４上に形成されるまで、トレンチ１８をデュポン２５６
ｏポリイミドで完全に満たす。２５分間４．００ ℃に
置くことによって行うことのできる、ボイリミド層２２
の硬化ののち、凹窩ないし溝２４がトレンチ１８上の硬
ｒヒしだポリイミド層２２中に形成されることが知られ
ている。ポリイミドの硬化後、エピタキシアル層１２０
表面１４上のポリイミド層２２の厚さにばらつきが生じ
ることも、注目されている。硬化したポリイミド層２ｏ
に対して１．３ミクロンという目標の厚さを設定するこ
とにより、凹窩ないし溝２４の最も低い点がエピタキシ
アル層１２の表面１．４上にあることが判明した。
厚さ約２４ミクロンのフォトレジストの層ヲ、ポリイミ
ド層２２の上に付着し１適切なパターンを設けたマスク
により、トレンチ１８上にフォトレジスト・セグメント
ないしブロック２６を形成するが、このブロック２６の
延長部はトレンチ１８に隣接したエピタキシアル層１２
の表面１４に重畳している。フォトレジスト・ブロック
２６にはほぼ垂直な側壁が設けられていることが好まし
い。再度、酸素をエツチング剤として用いた反応性イオ
／・エツチング（ＲＺＥ）技術を使用して、ポリイミド
層２２をエピタキシアル層１２０表面１４から除去する
が、ただし第２図に示すように、厚さ約１．３ミクロン
のポリイミド・セグメント２８がトレンチ１８上と、ト
レンチ１Ｂに隣接するエピタキシアル層１２の表面１４
上に形成されている、フォトレジスト・ブロック２６の
下のトレンチ１８の近傍のポリイミドは除去しない。
ド層２２の上に付着し１適切なパターンを設けたマスク
により、トレンチ１８上にフォトレジスト・セグメント
ないしブロック２６を形成するが、このブロック２６の
延長部はトレンチ１８に隣接したエピタキシアル層１２
の表面１４に重畳している。フォトレジスト・ブロック
２６にはほぼ垂直な側壁が設けられていることが好まし
い。再度、酸素をエツチング剤として用いた反応性イオ
／・エツチング（ＲＺＥ）技術を使用して、ポリイミド
層２２をエピタキシアル層１２０表面１４から除去する
が、ただし第２図に示すように、厚さ約１．３ミクロン
のポリイミド・セグメント２８がトレンチ１８上と、ト
レンチ１Ｂに隣接するエピタキシアル層１２の表面１４
上に形成されている、フォトレジスト・ブロック２６の
下のトレンチ１８の近傍のポリイミドは除去しない。
ポリイミド・セグメント２８を次いで、第３図に示すよ
うに、フォトレジストの層６ｏで覆うが、この層はフォ
トレジスト・ブロック２６と同一タイプのものでかまわ
ず、厚さが約１．４ミクロンで、ポリイミド・ブロック
２６と同様なエツチング速度を有するものである。フォ
トレジスト層３ｏおよびポリイミド・セグメント２８を
ここで、酸素をエツチング剤として用いた反応性−イオ
ン・エツチング（ＲＩＥ）技術によって除去し、表面を
平坦化するが、この場合、第４図に示すように、トレン
チ１８内のポリイミド２０の上面３２が常に、エピタキ
シアル層１２の表面１４から上方へ０．５ミクロン未満
のところにあるか、またはエビタキアル層１２の表面１
４から下方へ０６ミクロン未満のところにあることが判
明した。それ故、導線ないし電気配線がエピタキシアル
層１２０分離した部分１２Ａおよび１２Ｂの間のトレン
チ１８上を延びている場合、トレンチ１８の表面で導線
ないしワイヤの切断が生じることは、はとんど、あるい
は全くない。
うに、フォトレジストの層６ｏで覆うが、この層はフォ
トレジスト・ブロック２６と同一タイプのものでかまわ
ず、厚さが約１．４ミクロンで、ポリイミド・ブロック
２６と同様なエツチング速度を有するものである。フォ
トレジスト層３ｏおよびポリイミド・セグメント２８を
ここで、酸素をエツチング剤として用いた反応性−イオ
ン・エツチング（ＲＩＥ）技術によって除去し、表面を
平坦化するが、この場合、第４図に示すように、トレン
チ１８内のポリイミド２０の上面３２が常に、エピタキ
シアル層１２の表面１４から上方へ０．５ミクロン未満
のところにあるか、またはエビタキアル層１２の表面１
４から下方へ０６ミクロン未満のところにあることが判
明した。それ故、導線ないし電気配線がエピタキシアル
層１２０分離した部分１２Ａおよび１２Ｂの間のトレン
チ１８上を延びている場合、トレンチ１８の表面で導線
ないしワイヤの切断が生じることは、はとんど、あるい
は全くない。
理解しておかなければならないのは、溝ないしトレンチ
１８を満たすのに好ましいポリイミドが、約８０００グ
ラム／グラム−モル超の分子−計を有するものだという
ことである。この種のポリイミドが望ましいのは、分子
量の低いポリイミドの機械的特性が砕けやすく、トレン
チの充填後に積層剥離や現場破砕などの材料欠陥を生じ
るからである。これらの高分子量のポリイミドは固形物
の含量が比較的低いこと、ホロー・よび粘性によって平
坦でない表面をもだらしやすいものであるが、本発明の
教示するところを使用することにより、約８０００より
も大きな分子量を有するポリイミドを使用しても、極め
て平坦な表面を繰り返し製造できる方法が与えられる。
１８を満たすのに好ましいポリイミドが、約８０００グ
ラム／グラム−モル超の分子−計を有するものだという
ことである。この種のポリイミドが望ましいのは、分子
量の低いポリイミドの機械的特性が砕けやすく、トレン
チの充填後に積層剥離や現場破砕などの材料欠陥を生じ
るからである。これらの高分子量のポリイミドは固形物
の含量が比較的低いこと、ホロー・よび粘性によって平
坦でない表面をもだらしやすいものであるが、本発明の
教示するところを使用することにより、約８０００より
も大きな分子量を有するポリイミドを使用しても、極め
て平坦な表面を繰り返し製造できる方法が与えられる。
本発明の好ましい実施例において、ポリイミドをトレン
チ充填材料として使用したが、ポリイミド以外の材料、
たとえばガラスを使用して本発明を実施し、適切な反応
性イオン・エツチング条件とエツチング剤を使用して、
第３図に示すように、反応性イオン・エツチングを行っ
た場合に、フォトレジストとガラスの間に同様なエッチ
；／グ速度を与えることもできる。
チ充填材料として使用したが、ポリイミド以外の材料、
たとえばガラスを使用して本発明を実施し、適切な反応
性イオン・エツチング条件とエツチング剤を使用して、
第３図に示すように、反応性イオン・エツチングを行っ
た場合に、フォトレジストとガラスの間に同様なエッチ
；／グ速度を与えることもできる。
また、留意しなければならないのは、本発明方法を使用
して、バイポーラ・トランジスタを領域１２Ａおよび１
２Ｂに作成する場合、または電界効果トランジスタを作
成する場合のいずれかにおいて、ある半導体領域を他の
半導体領域から分離するのを有利て行えることである。
して、バイポーラ・トランジスタを領域１２Ａおよび１
２Ｂに作成する場合、または電界効果トランジスタを作
成する場合のいずれかにおいて、ある半導体領域を他の
半導体領域から分離するのを有利て行えることである。
Ｆ９発明の効果
本発明はひとつまたはそれ以上のトレンチを半導体構造
に形成する場合に、極めて平坦な構造をもたらし、高密
度の半導体回路の信頼性を改善し、歩留りを高める極め
て単純な方法を与える。
に形成する場合に、極めて平坦な構造をもたらし、高密
度の半導体回路の信頼性を改善し、歩留りを高める極め
て単純な方法を与える。
第１図、第２図、第３図および第４図は、本発明の教示
するところにしたがって作成される構造の製造中の連続
した段階で取られた、トレンチが半導体基板内に形成さ
れている構造の断面図である。 １０・・・・半導体基板、１２・・・エピタキシアル層
、１６・・・サブコレクタ拡散領域、１８・・・・トレ
ンチ、２０・・・ポリイミド、２２ ・・・硬化したポ
リイミドの層、２４・・・・日高ないし溝、２６・・・
・フォトレジスト・セグメント、ＲＩＥ・・・・反応性
イオン・エツチング、２８・・・・ポリイミド・セグメ
ント、′５０・・・・フォトレジストの層。 Ｎ （ＩＪ（’Ｕ ｔＪ ＵＨ）−１ ＬＬ Ｌｎ廿 Ｕ ）−Ｉ Ｈ
Ｌ ＬＬ
するところにしたがって作成される構造の製造中の連続
した段階で取られた、トレンチが半導体基板内に形成さ
れている構造の断面図である。 １０・・・・半導体基板、１２・・・エピタキシアル層
、１６・・・サブコレクタ拡散領域、１８・・・・トレ
ンチ、２０・・・ポリイミド、２２ ・・・硬化したポ
リイミドの層、２４・・・・日高ないし溝、２６・・・
・フォトレジスト・セグメント、ＲＩＥ・・・・反応性
イオン・エツチング、２８・・・・ポリイミド・セグメ
ント、′５０・・・・フォトレジストの層。 Ｎ （ＩＪ（’Ｕ ｔＪ ＵＨ）−１ ＬＬ Ｌｎ廿 Ｕ ）−Ｉ Ｈ
Ｌ ＬＬ
Claims (5)
- （１）固体中にその表面を通つて溝を形成し、前記溝内
、および前記表面上に第一材料を付着し、 前記溝上に材料のブロックを形成して、前記表面の所定
の距離に渡つて延びるようにし、 前記第一材料をエッチングして、前記ブロックの下に前
記第一材料のセグメントを残し、 前記固体の表面上に、前記第一材料と近似したエッチン
グ速度を有する第二材料の層を形成して、前記第一材料
のセグメントを覆うようにし、前記固体の表面が露出す
るまで、第二材料の前記層と第一材料を同時にエッチン
グする 工程を包含している半導体構造を形成する方法。 - （２）前記第一材料がポリイミドである、特許請求の範
囲第（１）項記載の方法。 - （３）前記エッチング工程のそれぞれが乾式エッチング
法である、特許請求の範囲第（１）項記載の方法。 - （４）前記ブロックがフォトレジスト材料である、特許
請求の範囲第（１）項記載の方法。 - （５）第二材料の前記層がフォトレジスト材料である、
特許請求の範囲第（１）項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US793400 | 1985-10-31 | ||
| US06/793,400 US4654120A (en) | 1985-10-31 | 1985-10-31 | Method of making a planar trench semiconductor structure |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62106644A true JPS62106644A (ja) | 1987-05-18 |
| JPH0347740B2 JPH0347740B2 (ja) | 1991-07-22 |
Family
ID=25159837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219917A Granted JPS62106644A (ja) | 1985-10-31 | 1986-09-19 | 半導体構造形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4654120A (ja) |
| EP (1) | EP0224039B1 (ja) |
| JP (1) | JPS62106644A (ja) |
| CA (1) | CA1267349A (ja) |
| DE (1) | DE3672570D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183552A (ja) * | 1989-01-09 | 1990-07-18 | Nec Corp | 集積回路の製造方法 |
| JP2012054615A (ja) * | 2007-01-04 | 2012-03-15 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔアレイ構造及びその製造方法 |
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| US4836885A (en) * | 1988-05-03 | 1989-06-06 | International Business Machines Corporation | Planarization process for wide trench isolation |
| DE3914065A1 (de) * | 1989-04-28 | 1990-10-31 | Leybold Ag | Vorrichtung zur durchfuehrung von plasma-aetzverfahren |
| DE4300765C1 (de) * | 1993-01-14 | 1993-12-23 | Bosch Gmbh Robert | Verfahren zum Planarisieren grabenförmiger Strukturen |
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| JPS60120723A (ja) * | 1983-11-30 | 1985-06-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 電子装置 |
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-
1985
- 1985-10-31 US US06/793,400 patent/US4654120A/en not_active Expired - Fee Related
-
1986
- 1986-05-05 CA CA000508351A patent/CA1267349A/en not_active Expired - Fee Related
- 1986-09-19 JP JP61219917A patent/JPS62106644A/ja active Granted
- 1986-10-23 DE DE8686114710T patent/DE3672570D1/de not_active Expired - Fee Related
- 1986-10-23 EP EP86114710A patent/EP0224039B1/en not_active Expired - Lifetime
Patent Citations (1)
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| Publication number | Publication date |
|---|---|
| EP0224039B1 (en) | 1990-07-11 |
| CA1267349A (en) | 1990-04-03 |
| DE3672570D1 (de) | 1990-08-16 |
| JPH0347740B2 (ja) | 1991-07-22 |
| EP0224039A3 (en) | 1987-12-02 |
| EP0224039A2 (en) | 1987-06-03 |
| US4654120A (en) | 1987-03-31 |
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