JPH04106923A - バイアスｅｃｒ―ｃｖｄ法による埋め込み方法 - Google Patents
バイアスｅｃｒ―ｃｖｄ法による埋め込み方法Info
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- JPH04106923A JPH04106923A JP22472490A JP22472490A JPH04106923A JP H04106923 A JPH04106923 A JP H04106923A JP 22472490 A JP22472490 A JP 22472490A JP 22472490 A JP22472490 A JP 22472490A JP H04106923 A JPH04106923 A JP H04106923A
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Landscapes
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- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、被埋め込み凹部を有する基体の該凹部をバイ
アスＥＣＲ−ＣＶＤ法により埋め込む埋め込み方法に関
する。本発明は、例えば、各種開口が形成された下地を
埋め込み平坦化して回路構造を得る半導体装置の製造方
法等、各種電子材料の製造の際の埋め込み方法として利
用できる。
アスＥＣＲ−ＣＶＤ法により埋め込む埋め込み方法に関
する。本発明は、例えば、各種開口が形成された下地を
埋め込み平坦化して回路構造を得る半導体装置の製造方
法等、各種電子材料の製造の際の埋め込み方法として利
用できる。
本発明は、被埋め込み凹部を有する基体に埋め込み材料
よりも被スパッタ速度の小さい材料により下地膜を形成
し、その後（エツチング速度／堆積速度）比の大きい条
件でバイアスＥＣＲ−ＣＶＤを行って凹部を埋め込むこ
とにより、側壁への堆積が小さい条件で埋め込みを行え
るようにして凹部の形状に拘らず均一な埋め込みを達成
できるようにするとともに、下地膜により凹部の肩部を
保護して、肩部のエツチングを防止したものである。
よりも被スパッタ速度の小さい材料により下地膜を形成
し、その後（エツチング速度／堆積速度）比の大きい条
件でバイアスＥＣＲ−ＣＶＤを行って凹部を埋め込むこ
とにより、側壁への堆積が小さい条件で埋め込みを行え
るようにして凹部の形状に拘らず均一な埋め込みを達成
できるようにするとともに、下地膜により凹部の肩部を
保護して、肩部のエツチングを防止したものである。
〔従来の技術；
電子材料の微細化が進む中で、基板等の下地基体の凹部
を埋め込む技術についても、−層の改良が望まれている
。
を埋め込む技術についても、−層の改良が望まれている
。
かかる埋め込み方法、あるいは埋め込み平坦化方法は、
凹部を絶縁材で埋め込んで分離領域を形成したり、トレ
ンチキャパシタを形成したり、凹部を導電材で埋め込ん
で接続孔を形成する場合等、各種の態様で利用されてい
る。
凹部を絶縁材で埋め込んで分離領域を形成したり、トレ
ンチキャパシタを形成したり、凹部を導電材で埋め込ん
で接続孔を形成する場合等、各種の態様で利用されてい
る。
例えば、半導体集積回路の微細化・高集積化に伴い、従
来のＬＯＧＯ３（選択酸化法）や改良Ｌｏｃｏｓに替わ
り、新しい素子分離技術が要求されており、そのひとつ
にシャロートレンチアイソレーション法がある。これは
、シリコン基板等の基体中に、通常、ドライエツチング
により０．３〜１．０μｍ程度、より好ましくは０．１
〜１．０μｍ程度のトレンチ（溝）を形成し、該トレン
チ部を５ｉＯｚなどの絶縁膜で埋め込んでこれを素子分
離領域とするものである。該トレンチアイソレーション
法は、微細でかつアスペクト比の大きいトレンチを埋め
込むので、かかる埋め込みを良好に信頼性高く達成でき
る技術が望まれている。
来のＬＯＧＯ３（選択酸化法）や改良Ｌｏｃｏｓに替わ
り、新しい素子分離技術が要求されており、そのひとつ
にシャロートレンチアイソレーション法がある。これは
、シリコン基板等の基体中に、通常、ドライエツチング
により０．３〜１．０μｍ程度、より好ましくは０．１
〜１．０μｍ程度のトレンチ（溝）を形成し、該トレン
チ部を５ｉＯｚなどの絶縁膜で埋め込んでこれを素子分
離領域とするものである。該トレンチアイソレーション
法は、微細でかつアスペクト比の大きいトレンチを埋め
込むので、かかる埋め込みを良好に信頼性高く達成でき
る技術が望まれている。
このようなトレンチ埋め込み平坦化には、高アスペクト
比のトレンチを埋め込む場合のその埋め込み能力の高い
バイアス巳ＣＲ−ＣＶＤ法が有効であり、本出願人もこ
れに関連する技術について鋭意開発に努めてきた。バイ
アスＥＣＲ−ＣＶＤ法は、周知の如く、エンチングと堆
積とを同時進行的に行うものであり、凹部を平坦に埋め
込むために有効に用いることができる。
比のトレンチを埋め込む場合のその埋め込み能力の高い
バイアス巳ＣＲ−ＣＶＤ法が有効であり、本出願人もこ
れに関連する技術について鋭意開発に努めてきた。バイ
アスＥＣＲ−ＣＶＤ法は、周知の如く、エンチングと堆
積とを同時進行的に行うものであり、凹部を平坦に埋め
込むために有効に用いることができる。
しかし、バイアスＥＣＲ−ＣＶＤ法による埋め込み方法
には、被埋め込み凹部の形状により、埋め込みの挙動が
異なるという問題がある。つまり、第５図に示すように
、広い凹部１０ｂでは、アスペクト比の大きい凹部１０
ａ（１−レンチ部）より、埋め込み膜厚が小さく堆積さ
れ、このため、広い凹部１０ｂを丁度埋め込むと、凹部
１０ａ上には、第５図に２で示す分だけ堆積層が大きく
なり、膜厚差が生ずる。かかる埋め込み膜厚差が生しる
と、これを平坦にするためには工程数が増えてしまう。
には、被埋め込み凹部の形状により、埋め込みの挙動が
異なるという問題がある。つまり、第５図に示すように
、広い凹部１０ｂでは、アスペクト比の大きい凹部１０
ａ（１−レンチ部）より、埋め込み膜厚が小さく堆積さ
れ、このため、広い凹部１０ｂを丁度埋め込むと、凹部
１０ａ上には、第５図に２で示す分だけ堆積層が大きく
なり、膜厚差が生ずる。かかる埋め込み膜厚差が生しる
と、これを平坦にするためには工程数が増えてしまう。
例えば、後でこの膜厚差２の分のＳｉＯ□等を除去する
ために、２度のマスク合わせを行わざるを得す、工程が
煩雑になるとともに、マスク合わせのずれが発生するお
それがあった。（この問題については、本出願人による
平成元年１０月２５日出願の特願平１−２７７９３１号
に詳しい）。かかる埋め込み膜厚差は、第６図のように
アスペクト比の小さな凹部１０ｃでは発生せず、本発明
者の検討によると、このような膜厚差は、凹部のアスペ
クト比が１．７９以上であると発生する。
ために、２度のマスク合わせを行わざるを得す、工程が
煩雑になるとともに、マスク合わせのずれが発生するお
それがあった。（この問題については、本出願人による
平成元年１０月２５日出願の特願平１−２７７９３１号
に詳しい）。かかる埋め込み膜厚差は、第６図のように
アスペクト比の小さな凹部１０ｃでは発生せず、本発明
者の検討によると、このような膜厚差は、凹部のアスペ
クト比が１．７９以上であると発生する。
上記事情から、アスペクト比が大きい凹部（トレンチ）
であっても、埋め込み膜厚差の生じないバイアスＥＣＲ
−ＣＶＤ法が望まれている。
であっても、埋め込み膜厚差の生じないバイアスＥＣＲ
−ＣＶＤ法が望まれている。
原理的には、凹部の側壁面からの堆積の割合が少ないほ
ど、埋め込み膜厚差は生じにくくなる。
ど、埋め込み膜厚差は生じにくくなる。
つまり、膜厚差の発生を抑えるためには、側壁の堆積割
合を減らせれば良いと考えられる。よって、バイアスＥ
ＣＲ−ＣＶＤでこの側壁の堆積を減らすためには、（エ
ンチング速度／堆積速度）で示されるエンチング比を大
きくして、このエツチング比の大きい条件を用いてＣＶ
Ｄを行えば良い。ところがエツチング比が大きくなり過
ぎると、下地の凹部自体が削られてしまうという問題点
があった。
合を減らせれば良いと考えられる。よって、バイアスＥ
ＣＲ−ＣＶＤでこの側壁の堆積を減らすためには、（エ
ンチング速度／堆積速度）で示されるエンチング比を大
きくして、このエツチング比の大きい条件を用いてＣＶ
Ｄを行えば良い。ところがエツチング比が大きくなり過
ぎると、下地の凹部自体が削られてしまうという問題点
があった。
即ち、第７図（Ａ）のように側壁での堆積が大きい条件
でアスペクト比の大きい凹部１０を埋め込むと、前述し
た膜厚差が生じるので、第７図（Ｂ）に示すように、エ
ツチング比を大きくして側壁からの堆積の小さな条件で
バイアスＥＣＲ−ＣＶＤを行うと良いと考えられる。と
ころが理想的には第７図（Ｂ）のようになる筈であるが
、実際には凹部ｌＯの開口部の周囲である肩部が削られ
、第７図（Ｃ）に示すように、肩部がエツチングされて
テーパ１０′が生じた形状になってしまう。
でアスペクト比の大きい凹部１０を埋め込むと、前述し
た膜厚差が生じるので、第７図（Ｂ）に示すように、エ
ツチング比を大きくして側壁からの堆積の小さな条件で
バイアスＥＣＲ−ＣＶＤを行うと良いと考えられる。と
ころが理想的には第７図（Ｂ）のようになる筈であるが
、実際には凹部ｌＯの開口部の周囲である肩部が削られ
、第７図（Ｃ）に示すように、肩部がエツチングされて
テーパ１０′が生じた形状になってしまう。
本発明は上記のような問題点を解決して、バイアスＥＣ
Ｒ−ＣＶＤ法により、被埋め込み凹部の形状に依存する
膜厚差を生ぜしめることなく、よって均一な堆積による
埋め込みを達成でき、しかも凹部の肩部が削られて形状
不良が生ずることのない、有利なバイアスＥＣＲ−ＣＶ
Ｄ法による埋め込み方法を提供せんとするものである。
Ｒ−ＣＶＤ法により、被埋め込み凹部の形状に依存する
膜厚差を生ぜしめることなく、よって均一な堆積による
埋め込みを達成でき、しかも凹部の肩部が削られて形状
不良が生ずることのない、有利なバイアスＥＣＲ−ＣＶ
Ｄ法による埋め込み方法を提供せんとするものである。
本発明のバイアスＥＣＲ’−ＣＶＤ法は、被埋め込み凹
部を有する基体の該凹部をバイアスＥＣＲ−ＣＶＤ法に
より埋め込むバイアスＥＣＲ−ＣＶＤ法による埋め込み
方法であって、基体の少なくとも凹部に埋め込み材料よ
りも被スパッタ速度の小さい材料により下地膜を形成す
る第１の工程と、（エツチング速度／堆積速度）比の大
きい条件でバイアスＥＣＲ−ＣＶＤを行って埋め込み材
料により凹部を埋め込む第２の工程とを備えることを特
徴とするバイアスＥＣＲ−ＣＶＤ法による埋め込み方法
である。
部を有する基体の該凹部をバイアスＥＣＲ−ＣＶＤ法に
より埋め込むバイアスＥＣＲ−ＣＶＤ法による埋め込み
方法であって、基体の少なくとも凹部に埋め込み材料よ
りも被スパッタ速度の小さい材料により下地膜を形成す
る第１の工程と、（エツチング速度／堆積速度）比の大
きい条件でバイアスＥＣＲ−ＣＶＤを行って埋め込み材
料により凹部を埋め込む第２の工程とを備えることを特
徴とするバイアスＥＣＲ−ＣＶＤ法による埋め込み方法
である。
本発明において、埋め込み材料より被スパッタ速度の小
さい材料としては、埋め込み材料及び埋め込みを行うべ
き基体等に応じて適宜のものを選定して用いることがで
きる。被スパッタ速度の大小は、一定条件下でスパッタ
が行われる状況により知ることができ、第４図に示すの
は、代表的な物質をアルゴン中でスパッタした場合を示
し、継軸に４００ｅＶにおけるスパッタ収量をとってプ
ロットしたものである。この収量が大きい程、スパッタ
速度は大きい。なお横軸には元素の原子番号をとってい
るが、原子群に応し、原子番号と相関性があると思われ
る（これについては“ＴＨＩＮ ＦＩＬＭＰＲＯＣＥＳ
ＳＥＳ″Ｅｄｉｔｅｄ ｂｙ ＪＯＨＮ Ｌ、 ＶＯ５
５ＥＮ、 ＷＥＲＮＥＲＫＥＲ１Ｊ＋ ＲＣＡ Ｌａｂ
ｏｒａｔｏｒｉｅｓ、 Ｄａｖｉｄ ５ａｒｎｏｆｆ
Ｒｅ５ｅａｒｃｈＣｅｎｔｅｒ、 Ｐｒｒｎｃｅｔｏｎ
、 Ｎｅｗ Ｊｅｒｓｅｙ＋ １９７８＋ ＡＣＡＤＥ
ＭＩＣＰＩ？ＥＳＳ ＩＮＣ，のＰ５１４参照）。
さい材料としては、埋め込み材料及び埋め込みを行うべ
き基体等に応じて適宜のものを選定して用いることがで
きる。被スパッタ速度の大小は、一定条件下でスパッタ
が行われる状況により知ることができ、第４図に示すの
は、代表的な物質をアルゴン中でスパッタした場合を示
し、継軸に４００ｅＶにおけるスパッタ収量をとってプ
ロットしたものである。この収量が大きい程、スパッタ
速度は大きい。なお横軸には元素の原子番号をとってい
るが、原子群に応し、原子番号と相関性があると思われ
る（これについては“ＴＨＩＮ ＦＩＬＭＰＲＯＣＥＳ
ＳＥＳ″Ｅｄｉｔｅｄ ｂｙ ＪＯＨＮ Ｌ、 ＶＯ５
５ＥＮ、 ＷＥＲＮＥＲＫＥＲ１Ｊ＋ ＲＣＡ Ｌａｂ
ｏｒａｔｏｒｉｅｓ、 Ｄａｖｉｄ ５ａｒｎｏｆｆ
Ｒｅ５ｅａｒｃｈＣｅｎｔｅｒ、 Ｐｒｒｎｃｅｔｏｎ
、 Ｎｅｗ Ｊｅｒｓｅｙ＋ １９７８＋ ＡＣＡＤＥ
ＭＩＣＰＩ？ＥＳＳ ＩＮＣ，のＰ５１４参照）。
第４図に示されるような各材料のスパッタ速度によって
、埋め込み材料と、下地膜を形成すべき材料とを適宜選
定することができる。
、埋め込み材料と、下地膜を形成すべき材料とを適宜選
定することができる。
本発明によれば、（エンチング速度／堆積速度）比の大
きい条件でバイアスＥＣＲ−ＣＶＤを行って凹部を埋め
込むので、アスペクト比の大きい凹部上に堆積膜が多く
形成されて、膜厚差が生しることが防止される。かつ本
発明によれば、この条件でのＣＶＤに先立って、少なく
とも凹部に埋め込み材料よりも被スパッタ速度の小さい
材料により下地膜を形成してお（ので、上記条件でのＣ
ＶＤの時、この下地膜が凹部の肩部を保護する保護膜と
して機能し、よって肩部が削られることを防止しつつ、
良好な埋め込みを達成できる。
きい条件でバイアスＥＣＲ−ＣＶＤを行って凹部を埋め
込むので、アスペクト比の大きい凹部上に堆積膜が多く
形成されて、膜厚差が生しることが防止される。かつ本
発明によれば、この条件でのＣＶＤに先立って、少なく
とも凹部に埋め込み材料よりも被スパッタ速度の小さい
材料により下地膜を形成してお（ので、上記条件でのＣ
ＶＤの時、この下地膜が凹部の肩部を保護する保護膜と
して機能し、よって肩部が削られることを防止しつつ、
良好な埋め込みを達成できる。
以下本発明の実施例について、説明する。但し当然のこ
とではあるが、本発明は以下に示す実施例により限定さ
れるものではない。
とではあるが、本発明は以下に示す実施例により限定さ
れるものではない。
実施例−１
この実施例は、本発明を、微細化・集積化した半導体装
置の形成に際し、アスペクト比の大きい凹部が設けられ
ている下地基体の該凹部を埋め込んでトレンチアイソレ
ーションを形成する場合に、適用したものである。かか
る半導体装置は、例えば１６メガビノトクラスのＳＲＡ
Ｍ用素子として用いることができる。
置の形成に際し、アスペクト比の大きい凹部が設けられ
ている下地基体の該凹部を埋め込んでトレンチアイソレ
ーションを形成する場合に、適用したものである。かか
る半導体装置は、例えば１６メガビノトクラスのＳＲＡ
Ｍ用素子として用いることができる。
、 本実施例においては、はじめに被スパッタ速度の小
さい膜としてダイヤモンド薄膜を形成し、次にエツチン
グ比の大きい条件で凹部であるトレンチを埋め込むバイ
アスＥＣＲ−ＣＶＤ法を用いた。
さい膜としてダイヤモンド薄膜を形成し、次にエツチン
グ比の大きい条件で凹部であるトレンチを埋め込むバイ
アスＥＣＲ−ＣＶＤ法を用いた。
まず、第１の工程として、第１図（ａ）に示すように、
トレンチアイソレーションを形成するトレンチ（溝）を
凹部１０ａとして有する基体１（ここではＳｉ基板）に
、下地膜２としてダイヤモンド薄膜を１０００人程度形
成する。形成条件は、第２図に示すＣＶＤ装置４のガス
導入口である第１のライン４１からＨ２＝５０ＳＣＣＭ
を導入し、もう１つのガス導入口である第２のライン４
２からＣＨ４＝ ５０ＳＣＣＭを導入して両者の混合ガ
スをガス系として用い、マイクロ波＝１０００Ｗ、磁場
＝８７５ガウス、圧力＝Ｉ Ｘ １Ｏ−３Ｔｏｒｒとし
て、成膜を行えばよい。これにより第１図（ａ）の構造
が得られる。なお基体１は、シリコン基板に更にダミー
層、エツチングストッパ、絶縁層その他適宜のものを備
える構成でであってよい。
トレンチアイソレーションを形成するトレンチ（溝）を
凹部１０ａとして有する基体１（ここではＳｉ基板）に
、下地膜２としてダイヤモンド薄膜を１０００人程度形
成する。形成条件は、第２図に示すＣＶＤ装置４のガス
導入口である第１のライン４１からＨ２＝５０ＳＣＣＭ
を導入し、もう１つのガス導入口である第２のライン４
２からＣＨ４＝ ５０ＳＣＣＭを導入して両者の混合ガ
スをガス系として用い、マイクロ波＝１０００Ｗ、磁場
＝８７５ガウス、圧力＝Ｉ Ｘ １Ｏ−３Ｔｏｒｒとし
て、成膜を行えばよい。これにより第１図（ａ）の構造
が得られる。なお基体１は、シリコン基板に更にダミー
層、エツチングストッパ、絶縁層その他適宜のものを備
える構成でであってよい。
次に第２の工程として、エツチング比、っまりエンチン
グ速度／堆積速度で示される比の大きい条件で、凹部１
０を、絶縁膜である埋め込み材料３、例えばここではＳ
ｉＮ膜で埋め込む。このときの条件は、第２図のＣＶＤ
装置４のライン４１からＮ２＝ ３５ＳＣＣＭを導入し
、第２のライン４２から５ｉ）１．＝７ＳＣＣＭを導入
し、ＲＦ＝５００Ｗ、マイクロ波−１０００Ｗ、圧力＝
７ Ｘｌ０−’Ｔｏｒｒ、磁場−８７５ガウスとして
実施すればよい。
グ速度／堆積速度で示される比の大きい条件で、凹部１
０を、絶縁膜である埋め込み材料３、例えばここではＳ
ｉＮ膜で埋め込む。このときの条件は、第２図のＣＶＤ
装置４のライン４１からＮ２＝ ３５ＳＣＣＭを導入し
、第２のライン４２から５ｉ）１．＝７ＳＣＣＭを導入
し、ＲＦ＝５００Ｗ、マイクロ波−１０００Ｗ、圧力＝
７ Ｘｌ０−’Ｔｏｒｒ、磁場−８７５ガウスとして
実施すればよい。
この第２の工程において、第１の工程で形成した下地膜
２であるダイヤモンド膜は、本実施例で用いる埋め込み
材料３である５ｉＮ（シリコンナイトライド）よりスパ
ッタレートが小さいため、この下地膜２が凹部ｌＯの肩
部（トレンチコーナー部）の保護膜となり、シリコンを
エツチングすることなく、かつ、側壁堆積の少ない状態
で、凹部１０が埋まって行く。このときの堆積速度とエ
ツチング速度の角度依存性は、第３図に示すようであり
、このとき平坦面に近い面のみで堆積が起きる。
２であるダイヤモンド膜は、本実施例で用いる埋め込み
材料３である５ｉＮ（シリコンナイトライド）よりスパ
ッタレートが小さいため、この下地膜２が凹部ｌＯの肩
部（トレンチコーナー部）の保護膜となり、シリコンを
エツチングすることなく、かつ、側壁堆積の少ない状態
で、凹部１０が埋まって行く。このときの堆積速度とエ
ツチング速度の角度依存性は、第３図に示すようであり
、このとき平坦面に近い面のみで堆積が起きる。
即ち、第３図は横軸に被堆積（被エツチング）面の平面
に対する角度θ（第７図（Ａ）参照）をとり、継軸に堆
積量（エツチング量）をとったもので、図中の境界Ｉよ
り上側がエツチングが進行するエツチング領域、下側が
堆積が進行する堆積領域であるが、図の如く堆積はθ＝
０度に近い部分（特に斜線を付して示す）で進行するの
であり、従って平坦面に近い面（θ−０度に近い面）で
のみ生ずるのである。
に対する角度θ（第７図（Ａ）参照）をとり、継軸に堆
積量（エツチング量）をとったもので、図中の境界Ｉよ
り上側がエツチングが進行するエツチング領域、下側が
堆積が進行する堆積領域であるが、図の如く堆積はθ＝
０度に近い部分（特に斜線を付して示す）で進行するの
であり、従って平坦面に近い面（θ−０度に近い面）で
のみ生ずるのである。
本実施例ではこのようにエンチング比の大きい条件で凹
部１０の埋め込みを行ったので、第１図（ｂ）に示すよ
うな構造が得られ、活性領域上の残り膜厚（この膜を特
に３１で示す）は薄いので、ＲＩＥ装置でこのままＳｉ
Ｎをエッチハックし、かつダイヤモンド膜は０□プラズ
マ照射によりＣＯ□化して除去すれば、平坦なアイソレ
ーション埋め込みを達成できる。あるいは同一装置で連
続してＳｉＮの平坦化及び下地膜の除去ができればこれ
を用いてＳｉＮの平坦化及び下地膜２の除去を行っても
よい。これにより第１図（Ｃ）の構造が得られる。
部１０の埋め込みを行ったので、第１図（ｂ）に示すよ
うな構造が得られ、活性領域上の残り膜厚（この膜を特
に３１で示す）は薄いので、ＲＩＥ装置でこのままＳｉ
Ｎをエッチハックし、かつダイヤモンド膜は０□プラズ
マ照射によりＣＯ□化して除去すれば、平坦なアイソレ
ーション埋め込みを達成できる。あるいは同一装置で連
続してＳｉＮの平坦化及び下地膜の除去ができればこれ
を用いてＳｉＮの平坦化及び下地膜２の除去を行っても
よい。これにより第１図（Ｃ）の構造が得られる。
この実施例は、凹部１０を埋め込んでトレンチアイソレ
ーションを形成する場合であるので、活性領域のＳｉを
露出させてここにトランジスタ等を形成する必要がある
か゛、露出させないでよい場合は、下地膜２を残してお
いてもよい。その場合は、下地膜２の除去の必要がない
ので除去条件を考慮する必要がないので、Ａｌ２Ｏ，な
どを下地膜２の材料としても問題ない。
ーションを形成する場合であるので、活性領域のＳｉを
露出させてここにトランジスタ等を形成する必要がある
か゛、露出させないでよい場合は、下地膜２を残してお
いてもよい。その場合は、下地膜２の除去の必要がない
ので除去条件を考慮する必要がないので、Ａｌ２Ｏ，な
どを下地膜２の材料としても問題ない。
本実施例では、トレンチアイソレーションを形成する凹
部１０ａのほか、広い凹部１０ｂを有するが、両凹部１
０ａ、１０ｂいずれにも均等に、膜厚差なく埋め込みが
達成される。
部１０ａのほか、広い凹部１０ｂを有するが、両凹部１
０ａ、１０ｂいずれにも均等に、膜厚差なく埋め込みが
達成される。
上記実施例では下地膜２を形成するスパッタ速度の小さ
い材料としてダイヤモンドを用いたが、その他ＢＮ（ボ
ロンナイトライド、特にダイヤモンド構造のキュービッ
クＢＮ）を用いることができ、また、Ａ ｌ ｚ Ｏ３
、ＳｉＣなども、これらの物質使用に特に問題のない素
子については適宜使用できる。
い材料としてダイヤモンドを用いたが、その他ＢＮ（ボ
ロンナイトライド、特にダイヤモンド構造のキュービッ
クＢＮ）を用いることができ、また、Ａ ｌ ｚ Ｏ３
、ＳｉＣなども、これらの物質使用に特に問題のない素
子については適宜使用できる。
〔発明の効果］
上述の如く本発明のバイアスＥＣＲ−ＣＶＤにより埋め
込み方法によれば、凹部の形成が異なるものについても
、膜厚差を生しさせることなく埋め込みを行うことがで
き、かつ、凹部の肩部をエツチングすることを防止でき
る。
込み方法によれば、凹部の形成が異なるものについても
、膜厚差を生しさせることなく埋め込みを行うことがで
き、かつ、凹部の肩部をエツチングすることを防止でき
る。
第１図（ａ）〜（ｃ）は、実施例−１の工程を被埋め込
み材料の断面図で順次水したものである。 第２図は、実施例−１で用いたＣＶＤ装置の構成図であ
る。第３図は、角度と堆積（エツチング）量との関係を
示す図である。第４図は、スパッタ速度の説明図である
。第５図、第６図、及び第７図（ａ）〜（ｃ）は、問題
点を示す図である。 ｌ・・・基体、１０ａ、１０ｂ・・・被埋め込み凹部、
２・・・下地膜。 〒１Ｌ気 実Ｅｔｊ列−１て’ｆｇｂ＋ｒ：ＣＶＤＷ！第２図 山閏ｅ（ｉ） 自慢と１１ｔｎ（１，７ランク）１乙の関佐第３図
み材料の断面図で順次水したものである。 第２図は、実施例−１で用いたＣＶＤ装置の構成図であ
る。第３図は、角度と堆積（エツチング）量との関係を
示す図である。第４図は、スパッタ速度の説明図である
。第５図、第６図、及び第７図（ａ）〜（ｃ）は、問題
点を示す図である。 ｌ・・・基体、１０ａ、１０ｂ・・・被埋め込み凹部、
２・・・下地膜。 〒１Ｌ気 実Ｅｔｊ列−１て’ｆｇｂ＋ｒ：ＣＶＤＷ！第２図 山閏ｅ（ｉ） 自慢と１１ｔｎ（１，７ランク）１乙の関佐第３図
Claims (1)
- 【特許請求の範囲】 １、被埋め込み凹部を有する基体の該凹部をバイアスＥ
ＣＲ−ＣＶＤ法により埋め込むバイアスＥＣＲ−ＣＶＤ
法による埋め込み方法であって、基体の少なくとも凹部
に埋め込み材料よりも被スパッタ速度の小さい材料によ
り下地膜を形成する第１の工程と、 （エッチング速度／堆積速度）比の大きい条件でバイア
スＥＣＲ−ＣＶＤを行って埋め込み材料により凹部を埋
め込む第２の工程と を備えることを特徴とするバイアスＥＣＲ−ＣＶＤ法に
よる埋め込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22472490A JPH04106923A (ja) | 1990-08-27 | 1990-08-27 | バイアスｅｃｒ―ｃｖｄ法による埋め込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22472490A JPH04106923A (ja) | 1990-08-27 | 1990-08-27 | バイアスｅｃｒ―ｃｖｄ法による埋め込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106923A true JPH04106923A (ja) | 1992-04-08 |
Family
ID=16818254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22472490A Pending JPH04106923A (ja) | 1990-08-27 | 1990-08-27 | バイアスｅｃｒ―ｃｖｄ法による埋め込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106923A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5573973A (en) * | 1993-03-19 | 1996-11-12 | National Semiconductor Corporation | Integrated circuit having a diamond thin film trench arrangement as a component thereof and method |
| US6383288B1 (en) * | 1998-01-16 | 2002-05-07 | Kabushiki Kaisha Kobe Seiko Sho | Method of forming diamond film |
| US6599811B1 (en) | 1998-02-12 | 2003-07-29 | Nec Corporation | Semiconductor device having a shallow isolation trench |
-
1990
- 1990-08-27 JP JP22472490A patent/JPH04106923A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5573973A (en) * | 1993-03-19 | 1996-11-12 | National Semiconductor Corporation | Integrated circuit having a diamond thin film trench arrangement as a component thereof and method |
| US6383288B1 (en) * | 1998-01-16 | 2002-05-07 | Kabushiki Kaisha Kobe Seiko Sho | Method of forming diamond film |
| US6599811B1 (en) | 1998-02-12 | 2003-07-29 | Nec Corporation | Semiconductor device having a shallow isolation trench |
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