JPS61131548A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61131548A JPS61131548A JP59254381A JP25438184A JPS61131548A JP S61131548 A JPS61131548 A JP S61131548A JP 59254381 A JP59254381 A JP 59254381A JP 25438184 A JP25438184 A JP 25438184A JP S61131548 A JPS61131548 A JP S61131548A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔頓業上の利用分野〕
この発明は、第１及び第２の導電層を有した半導体素子
を備えた半導体装置、例えばＥＰＲＯＩＶＩ （ＤＲ
ＡＭ Ｑ）ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）等の半導体装置に関するものである。
を備えた半導体装置、例えばＥＰＲＯＩＶＩ （ＤＲ
ＡＭ Ｑ）ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）等の半導体装置に関するものである。
第３図はこの櫨従米の半導体装置であるＥＰＲＯＭを示
すものであり、図に於て、（１）はシリコン等かへ
らなる半導体基板、（２１はこの半導体基板（１）
の−主面上に選択的に設けられたシリコン酸化膜からな
る第１絶縁層、（３１はこの第１絶縁層（２）上に設け
られて１つのメモリセルとなる半導体素子のフローティ
ングゲートとなる厚さ３０００λ程度のポリシリコンか
らなる第１導１１＋ｄ、１４１はこの第１導電層Ｉ３）
、及び第１絶縁層（２）をマスクとして形成された半導
体素子のドレインサース領域となる拡散層、１５）はこ
の第１導Ｋ 層＋３１上に設けられたシリコン酸化膜か
らなる第２絶縁層、（６）はこの第２絶縁層（５）上に
設けられてメモリセルのコントロールゲートとなるポリ
シリコンからなる第２導電層、（７）は上記第２絶縁層
＋５１上に設けられ、上記第２導電層（６）と同時に形
成されたポリシリコンからなる部分配線層、（８）は、
この部分配線層（７）上及び第２導電層（６）上の一主
面に設けられたシリコン酸化膜からなる第３絶縁層、（
９）はこの第３絶縁層１８１中に設けられた上記拡散層
１４１及び部分配線層（７）に達するコンタクトホール
、［ＩＧは上記第３絶縁層１８１上に設けられたアル、
ミニラムの導電金属層からなる第１配線層、■はこの第
１配線層、１＃の両側に離隔して設けられた部分を有し
、この部分は部分配線層（７）を介して接続されている
上記第３絶縁層１８１上に設けられたアルミニウムの導
電金属層からなる第２配線層で、上記第１配線層ｔｌ（
ｌと同時に形成されるもの上記の様に構成された半導体
装置の製造方法は以＋の様に行なわれるものである。ま
ず、半導体−板（１）の−主面上全面に厚蒼５−ｏｏＡ
程度の絶縁膜ンからなる導電膜層を形成した後、導電膜
層を選択的にエツチングし、更に第１゛′絶縁層を遁択
的にエツチングして第１導電層１３）”及び第１絶縁層
（２）を形成する。次に、この第１導電層（３）及び第
１絶縁層（２１をマスクにみてセルファライン法にて拡
散層（４）を形成した後、第１導電層（３）及び半導体
基板（１）上の一生面全面に厚さ１５００λ程度の第２
絶縁層−５）を形成する。そして、この第２絶縁層＋５
１上全面ｉＣ＊さ、。ｏｏλ稈度のポ・ルリ：Ｊ、から
なる第２ｓ４一層を形成してこれを選択的にエッチレグ
し、上記第１配線）ｔｌ ＩＧと第２配線）ｔＪ （Ｉ
ｌｌとの交差する部分には部分配線層（７）を、第１導
電層１．３１上には第２導電漸１６１を各々形成した後
、第２導電１！！ ｔｅ＋及び部分配線（７）並びに第
２絶縁層１５）上の一主面全面に第３絶縁層−一８）を
形成し、これを選択的にエツチングして部分配線層（７
）、及び拡散層１４１に達するコンタクトホール＋９１
を形成する。その後、このコンタク 。
すものであり、図に於て、（１）はシリコン等かへ
らなる半導体基板、（２１はこの半導体基板（１）
の−主面上に選択的に設けられたシリコン酸化膜からな
る第１絶縁層、（３１はこの第１絶縁層（２）上に設け
られて１つのメモリセルとなる半導体素子のフローティ
ングゲートとなる厚さ３０００λ程度のポリシリコンか
らなる第１導１１＋ｄ、１４１はこの第１導電層Ｉ３）
、及び第１絶縁層（２）をマスクとして形成された半導
体素子のドレインサース領域となる拡散層、１５）はこ
の第１導Ｋ 層＋３１上に設けられたシリコン酸化膜か
らなる第２絶縁層、（６）はこの第２絶縁層（５）上に
設けられてメモリセルのコントロールゲートとなるポリ
シリコンからなる第２導電層、（７）は上記第２絶縁層
＋５１上に設けられ、上記第２導電層（６）と同時に形
成されたポリシリコンからなる部分配線層、（８）は、
この部分配線層（７）上及び第２導電層（６）上の一主
面に設けられたシリコン酸化膜からなる第３絶縁層、（
９）はこの第３絶縁層１８１中に設けられた上記拡散層
１４１及び部分配線層（７）に達するコンタクトホール
、［ＩＧは上記第３絶縁層１８１上に設けられたアル、
ミニラムの導電金属層からなる第１配線層、■はこの第
１配線層、１＃の両側に離隔して設けられた部分を有し
、この部分は部分配線層（７）を介して接続されている
上記第３絶縁層１８１上に設けられたアルミニウムの導
電金属層からなる第２配線層で、上記第１配線層ｔｌ（
ｌと同時に形成されるもの上記の様に構成された半導体
装置の製造方法は以＋の様に行なわれるものである。ま
ず、半導体−板（１）の−主面上全面に厚蒼５−ｏｏＡ
程度の絶縁膜ンからなる導電膜層を形成した後、導電膜
層を選択的にエツチングし、更に第１゛′絶縁層を遁択
的にエツチングして第１導電層１３）”及び第１絶縁層
（２）を形成する。次に、この第１導電層（３）及び第
１絶縁層（２１をマスクにみてセルファライン法にて拡
散層（４）を形成した後、第１導電層（３）及び半導体
基板（１）上の一生面全面に厚さ１５００λ程度の第２
絶縁層−５）を形成する。そして、この第２絶縁層＋５
１上全面ｉＣ＊さ、。ｏｏλ稈度のポ・ルリ：Ｊ、から
なる第２ｓ４一層を形成してこれを選択的にエッチレグ
し、上記第１配線）ｔｌ ＩＧと第２配線）ｔＪ （Ｉ
ｌｌとの交差する部分には部分配線層（７）を、第１導
電層１．３１上には第２導電漸１６１を各々形成した後
、第２導電１！！ ｔｅ＋及び部分配線（７）並びに第
２絶縁層１５）上の一主面全面に第３絶縁層−一８）を
形成し、これを選択的にエツチングして部分配線層（７
）、及び拡散層１４１に達するコンタクトホール＋９１
を形成する。その後、このコンタク 。
トホール（９）を埋めるようにして、第３絶縁層（８１
上全直にアルミニウムの導電金属層を形成し、これをｉ
択的にエツチングして第１配線層１ＩｌｌＩ及び第２配
線層（社）を同時に形成し、−造工程を終了する。
上全直にアルミニウムの導電金属層を形成し、これをｉ
択的にエツチングして第１配線層１ＩｌｌＩ及び第２配
線層（社）を同時に形成し、−造工程を終了する。
上記の様に構成された従来の半導体装置はアルミニウム
からなる第１配線層１１（ｌと第２配線１８１１１１と
が交差する部分に於て第２配線層１１υをアル・ミニラ
ムより１０００倍程度抵抗率の大きいポリシリコンから
なる部分配線層（７）を介して接続しているため、大き
な配線抵抗による電圧降下及び信号伝播速度の低下を招
くという問題点があった。この問題点′を解決するため
に同゛一平面上でポリシリコンからなる部分配線ＩＩＩ
＋７１の配線面積を大きくするという方法も考えられ
るが、この方法ではチップ面積が゛増大するという問題
が生じ、また、部分配線層（７）にアルミニウムを用い
ると°いう方法も考えられるが、この方法では部分配線
層（７）と第２導ｔｆｔ ＦＭ ＋６＋が同時に形成で
きないため、部分配線層（７）を形成するための新たな
工程を追加しなければならないという問題が生じるもの
であった。
からなる第１配線層１１（ｌと第２配線１８１１１１と
が交差する部分に於て第２配線層１１υをアル・ミニラ
ムより１０００倍程度抵抗率の大きいポリシリコンから
なる部分配線層（７）を介して接続しているため、大き
な配線抵抗による電圧降下及び信号伝播速度の低下を招
くという問題点があった。この問題点′を解決するため
に同゛一平面上でポリシリコンからなる部分配線ＩＩＩ
＋７１の配線面積を大きくするという方法も考えられ
るが、この方法ではチップ面積が゛増大するという問題
が生じ、また、部分配線層（７）にアルミニウムを用い
ると°いう方法も考えられるが、この方法では部分配線
層（７）と第２導ｔｆｔ ＦＭ ＋６＋が同時に形成で
きないため、部分配線層（７）を形成するための新たな
工程を追加しなければならないという問題が生じるもの
であった。
この発明は上記した点に鑑みてなされたものであり、配
線面積を増大させることなく、かつ新たな工程を追加す
ることなく第２配線の第１配線との交差部における低抵
抗化が図れる半導体装！−’？「害ることを目的とする
。
線面積を増大させることなく、かつ新たな工程を追加す
ることなく第２配線の第１配線との交差部における低抵
抗化が図れる半導体装！−’？「害ることを目的とする
。
この発明に係る半導体装置は第１及び第２導電層を有す
る半導体素子における第１及び第２導電１ｍを有する半
導体素子における第１導電ノーと同一物質の第１の部分
配線層と、この第１の部分配線層に対向配設された第２
導電１１と同一物質の第２の部分配線層とを設け、この
ａｉ及び第２の部分配線１−を第２配線における第１Ｉ
ｆｉｌ！線との交差部と、 したものである。
る半導体素子における第１及び第２導電１ｍを有する半
導体素子における第１導電ノーと同一物質の第１の部分
配線層と、この第１の部分配線層に対向配設された第２
導電１１と同一物質の第２の部分配線層とを設け、この
ａｉ及び第２の部分配線１−を第２配線における第１Ｉ
ｆｉｌ！線との交差部と、 したものである。
〔作用Ｊ
この発明においては第２配線層における第１配ＩＱ、）
−との交差部となる第１及び第２の部分配線層の両端間
の抵抗値が１−】の部分配線層に対して同一平面におけ
る配線面積を増大させることなくかつ新たな工程を追加
することな（抵抗が低くなり、第１配線層と交差する第
２配線層の配線抵抗を低くするものである。− 〔実施例〕 以下にこの発明の一実施例を第１図及び第２図に基づい
て説明すると、（１）はシリコン等からなる半導体基板
、（２）はこの半導体基板（１）の−主ｍｌ上に選択的
に設けられたシリコン酸化膜からなる第１絶縁層、（３
）はこの第１絶縁７２７４ Ｆ２１上に設けられて半導
体素子における１−】のメモリセルのフローティングゲ
ートとなる厚さｆｌｌｏｏｏＡ ｉ度のポリシリコンか
らなる第１導電層、（１２１は上記第１絶縁層（２）に
おける第１導Ｅ ｍ ｌｄｌと同一平面上に形成された
この第１導電Ｊ媚（３）と同一物質からなる第１の部分
配線１ｖｊｉ、＋４＋はこの第１導電層（３）及び第１
の部分配線た半導体素子のドレイン・サース領域となる
拡散層、１５）はこの第１導電層＋３１上に設けられた
シリコン酸化膜からなる第２絶縁層、（６）はこの第２
絶縁層１５）上に設けられてメモリセルのコントロール
ゲートとなるポリシリコンからなる第２尋釦層、＋１３
は上記第１の部分配線層（１２１上にこの第１の部分配
線＋ｉ ＋２１と対向して形成され、上記第２導ｔＪ
Ｎ Ｆ６１と同一物ｉからなる第２の部分配線層、（層
はこの第２の部分配線層１【３上及び第２導電層（６）
上の一生簡に設けられたシリコン酸化膜からなる第３絶
縁層、（９）はこの第３絶縁層（８）中に設けられた上
記拡散層＋４＋及び第２の部分配線層・【東並びに第１
の部分配線ｉｍ ＩＩＺに達するコンタクトホール、Ｉ
ＩＩは上記第２の部分配線Ｍ １（３）上に上記第３絶
縁胸（８；を介して形成され、と同一物質からなる第２
の部分配線）１と交差するアルミニウムの２４電金属層
からなる第１配線層、］神はと同一物質からなる第２の
部分配線１ψ１１２１１１．１の一端と電気的に接続さ
れ、上記第３絶縁ＩＩη（８；上に上記第１配線層ｄｌ
Ｊと離隔して形成された上記第１配線層ｕｔｍと同一物
質からなる第３の部分配線層１ｔ１５１はと同一物質か
らなる第２の部分配線ｆ）％Ｊ １１３ ’（３）の曲
端とｍ気的に接続され、上記第３絶縁ｎｇ ｔｓ＋上に
上記第１配給層曲と離隔して形成された上記第１配線層
（ＩＧと同一物質からなる第４の部分配線層、ｕｂｌは
上記第１゜第２．第３．第４の部分配線層からなる第２
配線層である。
−との交差部となる第１及び第２の部分配線層の両端間
の抵抗値が１−】の部分配線層に対して同一平面におけ
る配線面積を増大させることなくかつ新たな工程を追加
することな（抵抗が低くなり、第１配線層と交差する第
２配線層の配線抵抗を低くするものである。− 〔実施例〕 以下にこの発明の一実施例を第１図及び第２図に基づい
て説明すると、（１）はシリコン等からなる半導体基板
、（２）はこの半導体基板（１）の−主ｍｌ上に選択的
に設けられたシリコン酸化膜からなる第１絶縁層、（３
）はこの第１絶縁７２７４ Ｆ２１上に設けられて半導
体素子における１−】のメモリセルのフローティングゲ
ートとなる厚さｆｌｌｏｏｏＡ ｉ度のポリシリコンか
らなる第１導電層、（１２１は上記第１絶縁層（２）に
おける第１導Ｅ ｍ ｌｄｌと同一平面上に形成された
この第１導電Ｊ媚（３）と同一物質からなる第１の部分
配線１ｖｊｉ、＋４＋はこの第１導電層（３）及び第１
の部分配線た半導体素子のドレイン・サース領域となる
拡散層、１５）はこの第１導電層＋３１上に設けられた
シリコン酸化膜からなる第２絶縁層、（６）はこの第２
絶縁層１５）上に設けられてメモリセルのコントロール
ゲートとなるポリシリコンからなる第２尋釦層、＋１３
は上記第１の部分配線層（１２１上にこの第１の部分配
線＋ｉ ＋２１と対向して形成され、上記第２導ｔＪ
Ｎ Ｆ６１と同一物ｉからなる第２の部分配線層、（層
はこの第２の部分配線層１【３上及び第２導電層（６）
上の一生簡に設けられたシリコン酸化膜からなる第３絶
縁層、（９）はこの第３絶縁層（８）中に設けられた上
記拡散層＋４＋及び第２の部分配線層・【東並びに第１
の部分配線ｉｍ ＩＩＺに達するコンタクトホール、Ｉ
ＩＩは上記第２の部分配線Ｍ １（３）上に上記第３絶
縁胸（８；を介して形成され、と同一物質からなる第２
の部分配線）１と交差するアルミニウムの２４電金属層
からなる第１配線層、］神はと同一物質からなる第２の
部分配線１ψ１１２１１１．１の一端と電気的に接続さ
れ、上記第３絶縁ＩＩη（８；上に上記第１配線層ｄｌ
Ｊと離隔して形成された上記第１配線層ｕｔｍと同一物
質からなる第３の部分配線層１ｔ１５１はと同一物質か
らなる第２の部分配線ｆ）％Ｊ １１３ ’（３）の曲
端とｍ気的に接続され、上記第３絶縁ｎｇ ｔｓ＋上に
上記第１配給層曲と離隔して形成された上記第１配線層
（ＩＧと同一物質からなる第４の部分配線層、ｕｂｌは
上記第１゜第２．第３．第４の部分配線層からなる第２
配線層である。
上記の様に構成された半導体装置の製造方法は以下の様
に行なわれるものである。まず、半導体基板（１）の−
主面上全面に厚さ５００λ程度の絶縁層程度のポリシリ
コンからなる導電層を形成した後、４重層を選択１ｇに
エツチングして第１導１層（３）及びｍｌの部分配線ｍ
（Ｉ′Ｌ！Ｊを形成し、更にこの第１導ｍ 鳥（３）及
び第１の部分配Ｍ ）１！１ｌｉ１２１をマスクとして
エツチングして第１絶縁Ｍ １２１を形成する。次にこ
の第１導′ｒ＝ｉ、Ｊｒ！ｊ ＋３１及び第１絶縁層（
２）並びに第１の部分配＋Ｉ ｄ １１３をマスクにし
てセルファライン法にて拡散ｊｄ Ｆ４１を形成した後
、細１４αＭｌ＋３１及び第１の部分配線層（］２１並
びに半導体基板（１）上の一主函全ｍｌに厚さ１５００
Ａ 楔１迂の第２に５導層１５）を形成する。そして、
この第２把縁／！、５＋上全面に厚さ３ｏｏｏＡ程度の
ポリシリコンからなる導電層を形成してこれを選択的に
エツチングし、第２の部分配線Ｉｌｒ ｉ３１及び第２
尋ＱＥＪ！ｌｔｅ＋を各々形成した後、この第２の部分
配線ｒｔｌＪ １３及び樋２導ｖＦｔ ＨＪ ＋６＋並
びに第２絶縁層（５）上の一主曲全面に第３絶縁１ｍ
＋８＋を形成し、これを選択的にエツチングして第１及
び第２の部分配線その後、このコンタクトホール（９）
を埋めるように′一層を形成し、これを選択的にエツチ
ングして第１配Ｓ層ｕｎ並びに繭８の部分配線層ｕ９及
び第４の部分配線＆ １１６１を同時に形成し、−造工
一を終了する。
に行なわれるものである。まず、半導体基板（１）の−
主面上全面に厚さ５００λ程度の絶縁層程度のポリシリ
コンからなる導電層を形成した後、４重層を選択１ｇに
エツチングして第１導１層（３）及びｍｌの部分配線ｍ
（Ｉ′Ｌ！Ｊを形成し、更にこの第１導ｍ 鳥（３）及
び第１の部分配Ｍ ）１！１ｌｉ１２１をマスクとして
エツチングして第１絶縁Ｍ １２１を形成する。次にこ
の第１導′ｒ＝ｉ、Ｊｒ！ｊ ＋３１及び第１絶縁層（
２）並びに第１の部分配＋Ｉ ｄ １１３をマスクにし
てセルファライン法にて拡散ｊｄ Ｆ４１を形成した後
、細１４αＭｌ＋３１及び第１の部分配線層（］２１並
びに半導体基板（１）上の一主函全ｍｌに厚さ１５００
Ａ 楔１迂の第２に５導層１５）を形成する。そして、
この第２把縁／！、５＋上全面に厚さ３ｏｏｏＡ程度の
ポリシリコンからなる導電層を形成してこれを選択的に
エツチングし、第２の部分配線Ｉｌｒ ｉ３１及び第２
尋ＱＥＪ！ｌｔｅ＋を各々形成した後、この第２の部分
配線ｒｔｌＪ １３及び樋２導ｖＦｔ ＨＪ ＋６＋並
びに第２絶縁層（５）上の一主曲全面に第３絶縁１ｍ
＋８＋を形成し、これを選択的にエツチングして第１及
び第２の部分配線その後、このコンタクトホール（９）
を埋めるように′一層を形成し、これを選択的にエツチ
ングして第１配Ｓ層ｕｎ並びに繭８の部分配線層ｕ９及
び第４の部分配線＆ １１６１を同時に形成し、−造工
一を終了する。
上記の様な、半導体装置に於ては、第２配線層１ｌｌＧ
における第１配線層ｕｔｌとの交差部を形成する第１及
び第２部分配線層１（３）１３′を半導体素子の第１及
） び第２導電層（３）１６１と同時に形成してい
るため、工程数全く増加しないもの□である。しかも、
第１及び第２の部分配線層１１ａ １１３は並列接続さ
れるため、抵抗値□が低くなり、かつ第１及び第２の部
分配線１ｉ＋１２ Ｉｌｌは対向配設されているので、
平面における配線直積も増大していないものである。な
お、上記実施□例では第１の部分配線１０と第２の部分
配線＋１３との間に第２絶縁膜＋５１を介在したが第２
絶縁膜＋５１を形成した後これ′を選択的にエツチング
除去して第１の部分配線層と第２の部分配線１１３との
対向する面を接するようにし、第３及び第４の部分配線
（１４１ｔ１！９とは第１の部分配線１功と第ｔの部分
配線＋（３）との少なくとも一方を介して、第１の部分
配線ａ′Ｊ及び第２の部分配線１１３両方を接続゛する
ように°して第２配ｍｕ６１を設けても良く、このよう
にすれば第１の部分配線Ｕに第２の部分配線（１３を接
続するための接続部を設ける必要はなく、更に第１（７
）部分配線口を加えたことによるチップ表面の隆起が少
ないため段差が原因となる第１配線ｕ１の断線の発生す
る可能性が少なくなるものである。
における第１配線層ｕｔｌとの交差部を形成する第１及
び第２部分配線層１（３）１３′を半導体素子の第１及
） び第２導電層（３）１６１と同時に形成してい
るため、工程数全く増加しないもの□である。しかも、
第１及び第２の部分配線層１１ａ １１３は並列接続さ
れるため、抵抗値□が低くなり、かつ第１及び第２の部
分配線１ｉ＋１２ Ｉｌｌは対向配設されているので、
平面における配線直積も増大していないものである。な
お、上記実施□例では第１の部分配線１０と第２の部分
配線＋１３との間に第２絶縁膜＋５１を介在したが第２
絶縁膜＋５１を形成した後これ′を選択的にエツチング
除去して第１の部分配線層と第２の部分配線１１３との
対向する面を接するようにし、第３及び第４の部分配線
（１４１ｔ１！９とは第１の部分配線１功と第ｔの部分
配線＋（３）との少なくとも一方を介して、第１の部分
配線ａ′Ｊ及び第２の部分配線１１３両方を接続゛する
ように°して第２配ｍｕ６１を設けても良く、このよう
にすれば第１の部分配線Ｕに第２の部分配線（１３を接
続するための接続部を設ける必要はなく、更に第１（７
）部分配線口を加えたことによるチップ表面の隆起が少
ないため段差が原因となる第１配線ｕ１の断線の発生す
る可能性が少なくなるものである。
〔発明の効果」
この発明は以上説明した通り、第１及び第２導電層を有
する半導体素子における第１及び第２導電層を有する半
導体素子に白ける第１導電層と同一物質の第１の部分配
線層と、この第１の部谷配線層に対向配設された第２導
［層と同一物質の第２の部分配線層とを設け、この第１
及び第２の部□ 分配線層を第２配線における第１配線との交差部く、か
つ新たな工程を追加することなく第２配線の第１配線と
の交差部における低抵抗化が図れると□いう効果を有す
るものである。
する半導体素子における第１及び第２導電層を有する半
導体素子に白ける第１導電層と同一物質の第１の部分配
線層と、この第１の部谷配線層に対向配設された第２導
［層と同一物質の第２の部分配線層とを設け、この第１
及び第２の部□ 分配線層を第２配線における第１配線との交差部く、か
つ新たな工程を追加することなく第２配線の第１配線と
の交差部における低抵抗化が図れると□いう効果を有す
るものである。
□第１図及び第２図はこの発明の一実施例を示す断面！
及び上面図、第３図及で第４図は“従来の半組２配薇（
支）ある。 なお、各図中同一符号は同一または粕当部分を示すもの
゛とする。 ゛
及び上面図、第３図及で第４図は“従来の半組２配薇（
支）ある。 なお、各図中同一符号は同一または粕当部分を示すもの
゛とする。 ゛
Claims (5)
- （１）半導体基板の一主面上に形成されよ第１絶縁層、
この第１絶縁層上面に形成された半導体素子の一構成要
素となる第１導電層、上記第１絶縁層におけるこの第１
導電層と同一平面上に形成されたこの第１導電層と同一
物質からなる第１の部分配線層、上記第１導電層上に第
２絶縁層を介して形成された上記半導体素子の一構成要
素となる第２導電層、上記第１の部分配線層上にこの第
１の部分配線層と対向して形成され、上記第２導電層と
同一物質からなる第２の部分配線層この第２の部分配線
層上に第１絶縁層を介して形成され、上記第１及び第２
の部分配線層と交差する導電金属層からなる第１配線層
、上記第１及び第２の部分配線層の一端と電気的に接続
され上記第３絶縁層上に上記第１配線層と離隔して形成
された上記第１配線層と同一物質からなる第３の部分配
線層と上記第１及び第２の部分配線層の他端と電気的に
接続され上記第３絶縁層上に上記第１配線層と離隔して
形成された上記第１配線層と同一物質からなる第４の部
分配線層と上記第１及び第２の部分配線とからなる第２
配線層を備えた半導体装置。 - （２）半導体装置はＥＰＲＯＭであるものとし、第１及
び第２導電層はそれぞれＥＲＲＯＭのフローティングゲ
ート及びコントロールゲートであることを特徴とする特
許請求の範囲第１項記載の半導体装置。 - （３）半導体素子はＭＯＳトランジスタとキャパシタと
を有したものであり、第１導電層はキャパシタの一方の
電極であるとともに第２導電層はＭＯＳトランジスタの
ゲート電極であることを特徴とする特許請求の範囲第１
項記載の半導体装置。 - （４）第１及び第２の部分配線層並びに第１及び第２導
電層はポリシリコンからなり第３及び第４の部分配線層
並びに第１配線層はアルミニウムからなるものであるこ
とを特徴とする特許請求の範囲第１項ないし第３項のい
ずれかに記載の半導体装置。 - （５）第１及び第２の部分配線層との間には第２絶縁層
が介在していることを特徴とする特許請求の範囲第１項
ないし第４項のいずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59254381A JPS61131548A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59254381A JPS61131548A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61131548A true JPS61131548A (ja) | 1986-06-19 |
Family
ID=17264190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59254381A Pending JPS61131548A (ja) | 1984-11-30 | 1984-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61131548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215632A (ja) * | 1988-04-08 | 1990-01-19 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391680A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Semiconductor device |
-
1984
- 1984-11-30 JP JP59254381A patent/JPS61131548A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391680A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215632A (ja) * | 1988-04-08 | 1990-01-19 | American Teleph & Telegr Co <Att> | 半導体集積回路の製造方法 |
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