JPH02202033A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、素子の周囲に素子分離用の絶縁領域を埋設し
た半導体集積回路に関する。

［従来の技術］ 近年、バイポーラ半導体集積回路は、益々高集積化及び
高性能化が進められており、これに伴って溝分離の手法
が使用されるようになってきた。

この溝分離とは、第５図（ａ）の平面図及び同図（ｂ）
の断面図に示すように、素子１の周囲に、エピタキシャ
ル層２を貫通して半導体基板３にまで入り込む一様な幅
の溝４を形成し、この溝４に絶縁物を埋め込んで絶縁領
域５を形成することにより、素子１の相互間の分離を図
る技術である。

この溝分離によれば、溝幅をパターニング限界まで狭く
することが可能であり、また接合容量を小さくすること
ができるため、高集積化及び性能向上を図ることができ
る。

［発明が解決しようとする課題］ 一般に半導体集積回路では、回路機能及び配線の関係で
、素子が比較的密集した領域と疎な領域とが混在してい
る。従って、素子分離用の溝についても、それが比較的
密集した領域と疎な領域とが存在することになる。

しかしながら、このように素子分離用の溝の密度が異な
ってしまうと、溝形成時に、レジストの加工精度に差が
生じてしまう、即ち、溝が密な領域では、溝の幅が略パ
ターン通りになるのに対し、疎な領域では溝の幅が若干
広く形成されてしまう。

このように溝幅が一様でなくなると、幅が狭い溝では、
絶縁物が完全に埋設されるのに対し、幅の広い溝では絶
縁物が十分に埋設されないというバラツキが発生する。

このため、絶縁物の埋設が不十分な部分には凹部が形成
され、その凹部を横切る配線パターンの断線を招来した
り、後工程の熱履歴によって、上記凹部の近傍にストレ
スが発生し、近傍の素子に欠陥を発生させるという問題
点があった。

本発明はかかる問題点に鑑みてなされたものであって、
絶縁物の埋設状態を一様にすることが可能で、これによ
り配線パターンの断線及びストレスによる素子の欠陥の
発生を防止することが可能な半導体集積回路を提供する
ことを目的とする。

［課題を解決するための手段］ 本発明に係る半導体集積回路は、半導体基板に形成され
た各素子の周囲に素子分離用の絶縁領域を埋設してなる
半導体集積回路において、前記素子が形成されていない
領域に前記素子分離用の絶縁領域と同一幅の絶縁領域を
一定間隔で埋設したことを特徴とする。

［作用］ 本発明においては、素子の周囲に素子分離用の絶縁領域
を埋設する他に、素子が形成されていない領域にも一定
の間隔で上記絶縁領域と同一幅の絶縁領域を埋設したの
で、溝の埋設密度を半導体基板全体で均一化することが
できる。従って、レジストの加工精度に差が生じること
がなく、溝幅も均一化することができるので、絶縁領域
の埋設状態も一様となり、部分的に凹部が形成されるよ
うな不具合は解消され、歩留を向上させることができる
。

［実施例］ 以下、添付の図面を参照しながら本発明の実施例につい
て説明する。

第１図は本発明の第１の実施例に係る半導体集積回路を
示す平面図である。

この回路では、素子１の周囲に素子分離用の溝４を形成
し、更に複数の素子１が集合した１つの機能単位全体を
囲むように、素子が存在しない領域に例えば１０μｍ程
度の一定の間隔ａを空けて複数の渭６を形成し、更にこ
れら溝４，６に絶縁物を埋め込んで絶縁領域７を埋設し
たものとなっている。これらの渭４，６は例えば幅が２
μｍ、深さが５μｍのものである。また、素子間を分離
する溝４の平均値も約１０）ｔｍに設定されている。

このように素子１が集合した機能単位全体を囲むように
、素子ｌが存在しない部分に溝６を形成すると、溝の密
度を全体的に均一化することができるので、溝幅も一定
にすることができ、歩留は向上する。

第２図は、溝間隔の最大値と機能単位の歩留との関係を
示すグラフである。

このグラフから明らかなように、溝間隔の最大値が１０
０μｍを超えると、歩留が低下するが、本実施例では、
機能単位の外周を溝６で囲むことにより、溝が形成され
ない領域を低減しているので、溝間隔の最大値は約２０
μｍとなる。このため、歩留は約８０％である。

これに対し、第５図（ａ）に示した従来例においては、
溝の存在しない領域が広い面積で残っているため、溝間
隔の最大値は１０００μｍを超える。このため、歩留は
約５０％と大幅に低下する。

このように、本実施例では歩留を約１．６倍に改善する
ことができる。

第３図は、本発明の第２の実施例に係る半導体集積回路
の平面図である。

この実施例では、機能単位内の素子１間の領域を素子の
平均面積で分割するように、例えば幅３μｍ、深さ５μ
ｍの溝８が形成され、この溝８に絶縁領域９が埋設され
ている。

本実施例によれば、機能単位内における溝形成時の応力
の差は第１の実施例よりも更に小さく、殆んど０である
。このため、不良の発生は第１の実施例よりも小さいと
いう利点がある。

第４図は、本発明の第３図の実施例に係る半導体集積回
路の平面図である。

この実施例においては、疎に配置された素子１０の周囲
を例えば幅３μｍ、深さ５μｍの渭１１で囲むと共に、
更にその周囲を溝１２で三重に囲み、これら溝１１．１
２に絶縁領域１３を埋設している、溝間隔は約１０μｍ
である。

この実施例では、素子１０が疎に配置されているので、
従来では、歩留が他の領域よりも低く３０％程度であっ
たが、本発明を適用することにより、他の領域と同等に
歩留を８０％まで引上げることが可能であり、２．６倍
の歩留改善を達成することができる。

［発明の効果］ 以上説明したように、本発明は、各素子の周囲だけでな
く、素子が形成されていない領域にも絶縁物を埋設した
ことにより溝の配設密度を均一化することができ、溝幅
を一定にすることができる。

これにより、不良の発生を抑制することができ、歩留を
改善することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体集積回路の
平面図、第２図は半導体集積回路の歩留と溝間隔との関
係を示すグラフ図、第３図は本発明の第２の実施例に係
る半導体集積回路の平面図、第４図は本発明の第３図の
実施例に係る半導体集積回路の平面図、第５図（ａ）は
従来の半導体集積回路の平面図、第５図（ｂ）は同回路
の断面図である。 １．１０；素子、２；エピタキシャル層、３；半導体基
板、４，６，８，１１，１２；溝、５゜７．９，１３；
絶縁領域

Claims (1)

【特許請求の範囲】
1. （１）半導体基板に形成された各素子の周囲に素子分離
   用の絶縁領域を埋設してなる半導体集積回路において、
   前記素子が形成されていない領域に前記素子分離用の絶
   縁領域と同一幅の絶縁領域を一定間隔で埋設したことを
   特徴とする半導体集積回路。