JPH10214941A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10214941A JPH10214941A JP9018769A JP1876997A JPH10214941A JP H10214941 A JPH10214941 A JP H10214941A JP 9018769 A JP9018769 A JP 9018769A JP 1876997 A JP1876997 A JP 1876997A JP H10214941 A JPH10214941 A JP H10214941A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 239000006185 dispersion Substances 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 14
- 238000004088 simulation Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 クロック配線の形状が製造段階でバラ付くこ
とによって生じる配線遅延のバラツキを抑え、クロック
スキューをなくすことが可能な半導体集積回路装置を提
供すること。 【解決手段】 両側の５μｍ未満の範囲内に隣接する信
号線の存在しないクロック配線１１の両側に、回路動作
から独立し、外部から電流を流さない浮遊配線１３を
０．３μｍの間隔で平行に配置し、積極的に配線容量を
付加することで、配線形状のバラツキによって生じる配
線抵抗と配線容量のバラ付きが相殺するようにする。
とによって生じる配線遅延のバラツキを抑え、クロック
スキューをなくすことが可能な半導体集積回路装置を提
供すること。 【解決手段】 両側の５μｍ未満の範囲内に隣接する信
号線の存在しないクロック配線１１の両側に、回路動作
から独立し、外部から電流を流さない浮遊配線１３を
０．３μｍの間隔で平行に配置し、積極的に配線容量を
付加することで、配線形状のバラツキによって生じる配
線抵抗と配線容量のバラ付きが相殺するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、クロック配線の配線構造に係る半導体
集積回路装置に関する。
置に関し、特に、クロック配線の配線構造に係る半導体
集積回路装置に関する。
【０００２】
【従来の技術】従来、半導体集積回路装置では、クロス
トークを抑えるために、例えば特開平4-23490号公報に
開示されているように、クロック配線の近傍には他の信
号線が配置されないように設計されていた。クロストー
クノイズは、平行に走る隣接した信号線間の相互キャパ
シタンスと相互インダクタンスに起因するため、配線間
隔を十分離すことにより、抑制可能になる。
トークを抑えるために、例えば特開平4-23490号公報に
開示されているように、クロック配線の近傍には他の信
号線が配置されないように設計されていた。クロストー
クノイズは、平行に走る隣接した信号線間の相互キャパ
シタンスと相互インダクタンスに起因するため、配線間
隔を十分離すことにより、抑制可能になる。
【０００３】多層配線を有する半導体集積回路装置にお
ける従来構造のクロック配線の構造を図３(従来の半導
体集積回路装置の構造を示す平面図)に基づいて説明
し、また、その製造法を図４[従来の半導体集積回路装
置の製造法を説明するための図であって、(ａ)〜(ｃ)か
らなる製造工程順断面図]に基づいて説明する。
ける従来構造のクロック配線の構造を図３(従来の半導
体集積回路装置の構造を示す平面図)に基づいて説明
し、また、その製造法を図４[従来の半導体集積回路装
置の製造法を説明するための図であって、(ａ)〜(ｃ)か
らなる製造工程順断面図]に基づいて説明する。
【０００４】従来構造の半導体集積回路装置(従来例)
は、図３に示すように、クロック配線３１の幅が０．５
μｍであり、配線層が半導体基板３０(後記図４参照)か
ら５μｍ上の層となるように構成されている。
は、図３に示すように、クロック配線３１の幅が０．５
μｍであり、配線層が半導体基板３０(後記図４参照)か
ら５μｍ上の層となるように構成されている。
【０００５】この従来構造の半導体集積回路装置の製造
方法は、まず、図３の(ａ)に示すように、素子領域及び
配線層を有する半導体基板３０上に第一の層間絶縁膜３
４を堆積し、更に配線パターンを形成する導体層３６を
堆積する。この導体層３６を通常のフォトリソグラフィ
ー及び異方性ドライエッチングにより加工し、図３の
(ｂ)に示すように、クロック配線３１と、このクロック
配線３１に隣接する信号配線３２とを含む配線パターン
を形成する。この上に、図３の(ｃ)に示すように、更に
第二の層間絶縁膜３７を堆積し、前掲の図３に示すよう
な従来構造の半導体集積回路装置を得る。
方法は、まず、図３の(ａ)に示すように、素子領域及び
配線層を有する半導体基板３０上に第一の層間絶縁膜３
４を堆積し、更に配線パターンを形成する導体層３６を
堆積する。この導体層３６を通常のフォトリソグラフィ
ー及び異方性ドライエッチングにより加工し、図３の
(ｂ)に示すように、クロック配線３１と、このクロック
配線３１に隣接する信号配線３２とを含む配線パターン
を形成する。この上に、図３の(ｃ)に示すように、更に
第二の層間絶縁膜３７を堆積し、前掲の図３に示すよう
な従来構造の半導体集積回路装置を得る。
【０００６】上記従来例のように、クロック配線３１の
幅が０．５μｍで、配線層が半導体基板から５μｍ上の
層である場合(前掲の図３参照)、クロック配線３１と隣
接する信号配線３２との間隔が約５μｍ以上あれば、こ
れらの間のクロストークノイズは殆ど抑えられる。
幅が０．５μｍで、配線層が半導体基板から５μｍ上の
層である場合(前掲の図３参照)、クロック配線３１と隣
接する信号配線３２との間隔が約５μｍ以上あれば、こ
れらの間のクロストークノイズは殆ど抑えられる。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来例のような配線パターンの製造法において、導体層３
６[図４の(ａ)参照]の堆積時には、膜厚のバラ付きが生
じ、更にフォトリソグラフィー及び異方性ドライエッチ
ングの際には[図４の(ｂ)]、クロック配線３１及び隣接
する信号配線３２の配線幅にバラ付きが生じる可能性が
ある。このように配線パターンの形成の過程で配線形状
にバラ付きが生じた場合、配線抵抗及び配線容量にバラ
付きが生じ、このため、同一の配線長であっても個々の
配線で配線遅延がずれる。
来例のような配線パターンの製造法において、導体層３
６[図４の(ａ)参照]の堆積時には、膜厚のバラ付きが生
じ、更にフォトリソグラフィー及び異方性ドライエッチ
ングの際には[図４の(ｂ)]、クロック配線３１及び隣接
する信号配線３２の配線幅にバラ付きが生じる可能性が
ある。このように配線パターンの形成の過程で配線形状
にバラ付きが生じた場合、配線抵抗及び配線容量にバラ
付きが生じ、このため、同一の配線長であっても個々の
配線で配線遅延がずれる。
【０００８】配線形状のバラ付きは、製造装置(堆積装
置，露光装置，エッチング装置)の加工精度の問題で、
完全に無くすことは不可能であり、ほぼ１０％の範囲の
ずれは許容しなければならない。このようなバラ付きが
クロック配線３１に生じた場合、設計上で配線長を厳密
に調整してクロックスキューを抑える構造にしても、実
際に製造すると、上述した配線遅延のずれにより、スキ
ューが生じて誤動作を招くおそれがある。
置，露光装置，エッチング装置)の加工精度の問題で、
完全に無くすことは不可能であり、ほぼ１０％の範囲の
ずれは許容しなければならない。このようなバラ付きが
クロック配線３１に生じた場合、設計上で配線長を厳密
に調整してクロックスキューを抑える構造にしても、実
際に製造すると、上述した配線遅延のずれにより、スキ
ューが生じて誤動作を招くおそれがある。
【０００９】配線遅延は、簡単には配線容量と配線抵抗
との積で表わすことができる。配線形状がバラ付いた場
合、配線抵抗と配線容量とのずれは、これらのずれを積
にしたときには、それぞれ相殺する方向になるため、配
線遅延のずれは、低く抑えることができる。しかし、上
述した従来例のように各配線が孤立していると、配線寄
生容量が小さくなり、配線抵抗のずれに比べて配線容量
のずれが小さくなるため、これらのずれを積にしても相
殺されず、配線遅延のバラ付きが大きくなる。
との積で表わすことができる。配線形状がバラ付いた場
合、配線抵抗と配線容量とのずれは、これらのずれを積
にしたときには、それぞれ相殺する方向になるため、配
線遅延のずれは、低く抑えることができる。しかし、上
述した従来例のように各配線が孤立していると、配線寄
生容量が小さくなり、配線抵抗のずれに比べて配線容量
のずれが小さくなるため、これらのずれを積にしても相
殺されず、配線遅延のバラ付きが大きくなる。
【００１０】今後、設計ツールの進歩により、設計上で
配線遅延を正確に制御できるようになると、高速化のた
めに、遅延時間のずれに対する余裕の少ない回路設計に
なるため、この可能性は更に高くなる。
配線遅延を正確に制御できるようになると、高速化のた
めに、遅延時間のずれに対する余裕の少ない回路設計に
なるため、この可能性は更に高くなる。
【００１１】上述の従来例において、クロック配線３１
の線幅、膜厚を何れも０．５μｍとし、配線長は、配線
遅延を等しくするためにすべて５ｍｍとし、配線層は、
半導体基板から５μｍ上の層を用い、クロック信号を送
り出すＭＯＳトランジスタのゲート幅は１００μｍ、層
間絶縁膜は、シリコン酸化膜とする。この場合、容量シ
ュミレーション及び回路シュミレーションによると、配
線幅及び膜厚がそれぞれ０．０５μｍずつ細くなった場
合、配線が設計寸法通りに形成された場合と比較した遅
延時間のずれは３０ｐｓｅｃ．程度になる。
の線幅、膜厚を何れも０．５μｍとし、配線長は、配線
遅延を等しくするためにすべて５ｍｍとし、配線層は、
半導体基板から５μｍ上の層を用い、クロック信号を送
り出すＭＯＳトランジスタのゲート幅は１００μｍ、層
間絶縁膜は、シリコン酸化膜とする。この場合、容量シ
ュミレーション及び回路シュミレーションによると、配
線幅及び膜厚がそれぞれ０．０５μｍずつ細くなった場
合、配線が設計寸法通りに形成された場合と比較した遅
延時間のずれは３０ｐｓｅｃ．程度になる。
【００１２】従って、従来の半導体集積回路装置の構造
では、製造装置の加工精度が向上しない限り、回路設計
上この程度のずれに対する余裕は必ず必要になる。
では、製造装置の加工精度が向上しない限り、回路設計
上この程度のずれに対する余裕は必ず必要になる。
【００１３】クロストーク防止対策には、公知例として
前掲の特開平4-23490号公報に記載されているように、
クロック配線の周囲を接地配線で囲むという技術があ
る。これは、隣接する信号配線との間に接地配線が存在
することで、隣接した信号配線間を電磁的に遮蔽し、相
互キャパシタンスと相互インダクタンスをなくすことで
クロストークを防ぐものである。
前掲の特開平4-23490号公報に記載されているように、
クロック配線の周囲を接地配線で囲むという技術があ
る。これは、隣接する信号配線との間に接地配線が存在
することで、隣接した信号配線間を電磁的に遮蔽し、相
互キャパシタンスと相互インダクタンスをなくすことで
クロストークを防ぐものである。
【００１４】この公知例において、クロック配線の幅が
０．５μｍの場合、隣接する信号配線との間隔が３μｍ
程度以下であるときに効果があるが、上述の従来例のよ
うに隣接配線の間隔を５μｍ以上にすれば、信号配線間
の相互キャパシタンスと相互インダクタンスを十分低減
することができる。つまり、配線間隔が十分とられてい
れば、特にクロストーク防止のために隣接する接地配線
を設ける必要はない。
０．５μｍの場合、隣接する信号配線との間隔が３μｍ
程度以下であるときに効果があるが、上述の従来例のよ
うに隣接配線の間隔を５μｍ以上にすれば、信号配線間
の相互キャパシタンスと相互インダクタンスを十分低減
することができる。つまり、配線間隔が十分とられてい
れば、特にクロストーク防止のために隣接する接地配線
を設ける必要はない。
【００１５】本発明の目的は、上述の諸問題点を解消す
ることにあり、クロック配線の形状が製造段階でばらつ
くことによって生じる配線遅延のバラツキを押さえ、ク
ロックスキューをなくすことが可能な半導体集積回路装
置を提供することにある。
ることにあり、クロック配線の形状が製造段階でばらつ
くことによって生じる配線遅延のバラツキを押さえ、ク
ロックスキューをなくすことが可能な半導体集積回路装
置を提供することにある。
【００１６】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、 ・クロック配線の両側に、回路動作から独立し、外部か
ら電流を流さない配線を配置したこと(請求項１)、を特
徴とし、これにより、配線容量が増大し、配線形状のバ
ラツキによって生じる配線抵抗と配線容量のバラツキが
相殺されるので、遅延のバラツキを抑えることができ、
前記目的を達成することができる。
回路装置は、 ・クロック配線の両側に、回路動作から独立し、外部か
ら電流を流さない配線を配置したこと(請求項１)、を特
徴とし、これにより、配線容量が増大し、配線形状のバ
ラツキによって生じる配線抵抗と配線容量のバラツキが
相殺されるので、遅延のバラツキを抑えることができ、
前記目的を達成することができる。
【００１７】
【発明の実施の形態】本発明に係る半導体集積回路装置
において、クロック配線の幅を１μｍ以下とすることが
でき(請求項２)、また、クロック配線の両側の約５μｍ
未満の範囲内に、前記クロック配線に平行に隣接する信
号配線が存在しないようにすること(請求項３)とするこ
とができる。
において、クロック配線の幅を１μｍ以下とすることが
でき(請求項２)、また、クロック配線の両側の約５μｍ
未満の範囲内に、前記クロック配線に平行に隣接する信
号配線が存在しないようにすること(請求項３)とするこ
とができる。
【００１８】
【実施例】次に、本発明に係る半導体集積回路装置の実
施例を挙げ、本発明を具体的に説明するが、本発明は、
以下の実施例によって限定されるものではない。
施例を挙げ、本発明を具体的に説明するが、本発明は、
以下の実施例によって限定されるものではない。
【００１９】（実施例１）図１は、本発明に係る半導体
集積回路装置の一実施例(実施例１)を示す平面図であ
る。（なお、製造法は、前述の従来例と同様であるの
で、その説明を省略する。） 本実施例１の半導体集積回路装置１は、図１に示すよう
に、クロック配線１１の両側の５μｍ未満の範囲内に
は、クロック配線１１に平行に隣接する信号配線が存在
しないように設定されている。
集積回路装置の一実施例(実施例１)を示す平面図であ
る。（なお、製造法は、前述の従来例と同様であるの
で、その説明を省略する。） 本実施例１の半導体集積回路装置１は、図１に示すよう
に、クロック配線１１の両側の５μｍ未満の範囲内に
は、クロック配線１１に平行に隣接する信号配線が存在
しないように設定されている。
【００２０】本実施例１では、クロック配線１１の線幅
は１μｍ以下の０．５μｍ、膜厚も０．５μｍとし、更
に隣接する信号配線１２との間隔は５μｍとしている。
クロック配線１１及び信号配線１２の配線長は、配線遅
延を等しくするために、すべて５ｍｍとし、配線層は、
半導体基板から５μｍ上の層を用いる。クロック信号を
送り出すＭＯＳトランジスタ(図示しない)のゲート幅は
１００μｍ、層間絶縁膜はシリコン酸化膜とする。この
クロック配線１１の両側に、線幅・膜厚０．５μｍの外
部に接続しない、すなわち、回路動作から独立し、外部
から電流を流さない浮遊配線１３を０．３μｍの間隔で
配置する。
は１μｍ以下の０．５μｍ、膜厚も０．５μｍとし、更
に隣接する信号配線１２との間隔は５μｍとしている。
クロック配線１１及び信号配線１２の配線長は、配線遅
延を等しくするために、すべて５ｍｍとし、配線層は、
半導体基板から５μｍ上の層を用いる。クロック信号を
送り出すＭＯＳトランジスタ(図示しない)のゲート幅は
１００μｍ、層間絶縁膜はシリコン酸化膜とする。この
クロック配線１１の両側に、線幅・膜厚０．５μｍの外
部に接続しない、すなわち、回路動作から独立し、外部
から電流を流さない浮遊配線１３を０．３μｍの間隔で
配置する。
【００２１】容量シミュレーション及び回路シミュレー
ションによると、本実施例１の半導体集積回路装置１を
用いれば、配線幅及び膜厚がそれぞれ０．０５μｍずつ
細くなった場合、隣接する浮遊配線１３−クロック配線
１１間の容量のずれと、クロック配線１１の配線抵抗の
ずれが相殺するため、配線が設計寸法通りに形成された
場合と比較した遅延時間のずれは、５ｐｓｅｃ．程度に
抑えられる。よって、バラ付きに対する余裕を、従来例
(３０ｐｓｅｃ．)の６分の１に減少できる。
ションによると、本実施例１の半導体集積回路装置１を
用いれば、配線幅及び膜厚がそれぞれ０．０５μｍずつ
細くなった場合、隣接する浮遊配線１３−クロック配線
１１間の容量のずれと、クロック配線１１の配線抵抗の
ずれが相殺するため、配線が設計寸法通りに形成された
場合と比較した遅延時間のずれは、５ｐｓｅｃ．程度に
抑えられる。よって、バラ付きに対する余裕を、従来例
(３０ｐｓｅｃ．)の６分の１に減少できる。
【００２２】（実施例２）図２は、本発明に係る半導体
集積回路装置の他の実施例(実施例２)を示す平面図であ
る。本実施例２の半導体集積回路装置２は、図２に示す
ように、クロック配線２１の両側の５μｍ未満の範囲に
は、クロック配線１に平行に隣接する信号配線が存在し
ないように設定されている。
集積回路装置の他の実施例(実施例２)を示す平面図であ
る。本実施例２の半導体集積回路装置２は、図２に示す
ように、クロック配線２１の両側の５μｍ未満の範囲に
は、クロック配線１に平行に隣接する信号配線が存在し
ないように設定されている。
【００２３】本実施例２では、クロック配線２１の線幅
を１μｍ以下の０．５μｍとし、膜厚も０．５μｍとし
て、隣接する信号配線２２との間隔は５μｍとする。ま
た、前記実施例１と同様、配線遅延を等しくするため
に、クロック配線２１及び信号配線２２の配線長はすべ
て５ｍｍとし、配線層は、半導体基板から５μｍ上の層
を用いる。クロック信号を送り出すＭＯＳトランジスタ
(図示しない)のゲート幅は１００μｍ、層間絶縁膜はシ
リコン酸化膜とする。
を１μｍ以下の０．５μｍとし、膜厚も０．５μｍとし
て、隣接する信号配線２２との間隔は５μｍとする。ま
た、前記実施例１と同様、配線遅延を等しくするため
に、クロック配線２１及び信号配線２２の配線長はすべ
て５ｍｍとし、配線層は、半導体基板から５μｍ上の層
を用いる。クロック信号を送り出すＭＯＳトランジスタ
(図示しない)のゲート幅は１００μｍ、層間絶縁膜はシ
リコン酸化膜とする。
【００２４】このクロック配線２１の両側に、回路動作
から独立し、外部から電流を流さない接地配線２３を
０．３μｍ間隔で配置する。この接地置配線２３は、ビ
ア２５を介して、接地配線層の接地配線に接続する。こ
の接地配線２３，２３の幅は０．５μｍである。
から独立し、外部から電流を流さない接地配線２３を
０．３μｍ間隔で配置する。この接地置配線２３は、ビ
ア２５を介して、接地配線層の接地配線に接続する。こ
の接地配線２３，２３の幅は０．５μｍである。
【００２５】容量シミュレーション及び回路シミュレー
ションによると、本実施例２の半導体集積回路装置２を
用いれば、隣接する接地配線２３−クロック配線２１間
の容量のずれと、クロック配線２１の配線抵抗のずれが
相殺するため、例えばクロック配線２１の配線幅及び膜
厚がそれぞれ０．０５μｍずつ細くなった場合、前記実
施例１と同様、配線が設計寸法通りに形成された場合と
比較した遅延時間のずれは、５ｐｓｅｃ．程度になり、
従来に比べてバラツキに対する余裕を６分の１に減少で
きる。
ションによると、本実施例２の半導体集積回路装置２を
用いれば、隣接する接地配線２３−クロック配線２１間
の容量のずれと、クロック配線２１の配線抵抗のずれが
相殺するため、例えばクロック配線２１の配線幅及び膜
厚がそれぞれ０．０５μｍずつ細くなった場合、前記実
施例１と同様、配線が設計寸法通りに形成された場合と
比較した遅延時間のずれは、５ｐｓｅｃ．程度になり、
従来に比べてバラツキに対する余裕を６分の１に減少で
きる。
【００２６】
【発明の効果】本発明に係る半導体集積回路装置は、以
上詳記したとおり、クロック配線の両側に、回路動作か
ら独立し、外部から電流を流さない配線を配置すること
を特徴とし、これにより、積極的に配線容量が付加さ
れ、配線容量のずれと配線抵抗のずれとが相殺される。
従って、製造段階で生じるクロック配線の配線形状のバ
ラツキに起因する配線遅延のバラ付きを抑える効果を有
する。
上詳記したとおり、クロック配線の両側に、回路動作か
ら独立し、外部から電流を流さない配線を配置すること
を特徴とし、これにより、積極的に配線容量が付加さ
れ、配線容量のずれと配線抵抗のずれとが相殺される。
従って、製造段階で生じるクロック配線の配線形状のバ
ラツキに起因する配線遅延のバラ付きを抑える効果を有
する。
【図１】本発明に係る半導体集積回路装置の一実施例
(実施例１)を示す平面図。
(実施例１)を示す平面図。
【図２】本発明に係る半導体集積回路装置の他の実施例
(実施例２)を示す平面図。
(実施例２)を示す平面図。
【図３】従来の半導体集積回路装置の構造を示す平面
図。
図。
【図４】従来の半導体集積回路装置の製造法を説明する
ための図であって、(ａ)〜(ｃ)からなる製造工程順の断
面図。
ための図であって、(ａ)〜(ｃ)からなる製造工程順の断
面図。
１，２ 半導体集積回路装置 １１，２１ クロック配線 １２，２２ 隣接する信号配線 １３ 浮遊配線 ２３ 接地配線
Claims (3)
- 【請求項１】 クロック配線の両側に、回路動作から独
立し、外部から電流を流さない配線を配置することを特
徴とする半導体集積回路装置。 - 【請求項２】 前記クロック配線の幅は１μｍ以下であ
ることを特徴とする請求項１に記載の半導体集積回路装
置。 - 【請求項３】 前記クロック配線の両側約５μｍ未満の
範囲内には、前記クロック配線に平行に隣接する信号配
線が存在しないことを特徴とする請求項１に記載の半導
体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9018769A JP3052871B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体集積回路装置 |
| KR1019980002737A KR19980070981A (ko) | 1997-01-31 | 1998-01-31 | 반도체 집적회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9018769A JP3052871B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214941A true JPH10214941A (ja) | 1998-08-11 |
| JP3052871B2 JP3052871B2 (ja) | 2000-06-19 |
Family
ID=11980852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9018769A Expired - Lifetime JP3052871B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3052871B2 (ja) |
| KR (1) | KR19980070981A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6505332B1 (en) | 1999-07-07 | 2003-01-07 | Nec Corporation | Method and apparatus for generating logic cell library and method and apparatus for wiring layout using the same |
| US6904572B2 (en) | 2002-03-04 | 2005-06-07 | Kabushiki Kaisha Toshiba | Method, apparatus and program for designing a semiconductor integrated circuit by adjusting loading of paths |
| JP2006186388A (ja) * | 2000-12-08 | 2006-07-13 | Fujitsu Ltd | シールド配線を行うためのｌｓｉ |
| US7339250B2 (en) | 2000-12-20 | 2008-03-04 | Fujitsu Limited | Semiconductor integrated circuit having reduced cross-talk noise |
| JP2008294922A (ja) * | 2007-05-28 | 2008-12-04 | Panasonic Corp | 遅延検波型復調器 |
-
1997
- 1997-01-31 JP JP9018769A patent/JP3052871B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-31 KR KR1019980002737A patent/KR19980070981A/ko not_active Application Discontinuation
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| US7361975B2 (en) | 2000-12-20 | 2008-04-22 | Fujitsu Limited | Semiconductor integrated circuit having reduced cross-talk noise |
| US7913212B2 (en) | 2000-12-20 | 2011-03-22 | Fujitsu Semiconductor Limited | Method for determining a length of shielding of a semiconductor integrated circuit wiring |
| US6904572B2 (en) | 2002-03-04 | 2005-06-07 | Kabushiki Kaisha Toshiba | Method, apparatus and program for designing a semiconductor integrated circuit by adjusting loading of paths |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19980070981A (ko) | 1998-10-26 |
| JP3052871B2 (ja) | 2000-06-19 |
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