JPH0282555A

JPH0282555A - 半導体装置

Info

Publication number: JPH0282555A
Application number: JP23558888A
Authority: JP
Inventors: Nobuo Owada; 伸郎大和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-09-19
Filing date: 1988-09-19
Publication date: 1990-03-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置に関し、特に、半導体基板上に複
数層の配線層を有する半導体装置に適用して有効な技術
に関するものである。

〔従来の技術〕

近年、電子機器には、益々、データ処理の高速化、及び
機能の大規模化が要求されている。この要求に従い、Ｌ
ＳＩを構成する回路素子の高速動作化、及び高集積化が
なされている。

しかし、ＬＳＩは、それを構成する回路素子の動作速度
が速くなればなるほど、また、高集積化すればするほど
、雑音（以下、ノイズという）に対しては弱くなる。

特に問題となるノイズとして、静電透導や電磁誘導など
の誘導現象によって生じる誘導ノイズがある。

例えば、静電誘導ノイズは、配線間に形成される配線容
量を介して配線相互間に誘起されるノイズである。

上記配線容量については、例えば、日刊工業新聞社、昭
和６２年９月２９日発行ｒｃＭＯｓデバイスハンドブッ
クＪＰ３６７〜Ｐ３７１に記載がある。

この文献には、ＬＳＩにおいては、回路素子の微細化に
伴い、接合容量やゲート容量は減少するが、配線長が同
じ場合には配線容量はそれほど低減されず、また、負荷
容量全体中に占める配線容量の割合は増大することが説
明されている。

そして、同一配線層における配線長を短縮し、かつ、配
線容量を低減させるには多層配線構造が有効であると説
明されている。

〔発明が解決しようとする課題〕

ところが、従来の技術においては、異なる配線層間に生
じる配線容量についての配慮がなされていないことが本
発明者によって見出された。

このため、ある配線層の配線で電圧変動があった場合、
配線容量を介してその下層（あるいは上層）の配線に、
静電誘導ノイズが生じ、回路を誤動作させる問題があっ
た。

しかも、従来は、配線を多層化し、同一配線層内で、互
いに平行して走る配線の配線長を短くする等によって、
それらの配線間に生じる配線容量を低減させていたが、
誘導ノイズを防止する点については、充分な効果が得ら
れていなかった。

特に、ＬＳＩが高速化し、信号の立ち上がり時間が短く
なるほど誘導しやすい高周波が発生し、誘導ノイズが大
きくなるので、このような誘導ノイズの問題は一層顕著
となる。

本発明は上記課題に着目してなされたものであり、その
目的は、配線層相互間に生じる誘導現象を低減させ、誘
導現象による回路の誤動作を防止することのできる技術
を提供することにある。

本発明の他の目的は、配線層相互間に生じる誘導現象の
低減と併せて、同一配線層の配線相互間に生じる誘導現
象を低減することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記述および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。

すなわち、半導体基板上に形成された複数層の配線層を
隔てる層間絶縁膜の間に、基準電位に接続された導電層
を介在させた半導体装置構造である。

また、導電層の一部が、その下方の配線層に形成された
配線間に配設されている半導体装置構造である。

〔作用〕

上記した手段によれば、導電層が、上下層の配線相互間
の誘導現象による結合を遮蔽するため、この結合を介し
て配線層相互間に誘起される誘導ノイズが防止される。

さらに、配線間に配設された導電層が同一配線層に形成
された配線間の誘導現象による結合を低減させるため、
この結合を介して配線相互間に誘起される誘導ノイズが
低減される。

〔実施例〕

第１図は本発明の一実施例である半導体装置を示す半導
体ペレットの要部断面図、第２図（ａ）〜０）はこの半
導体装置の製造工程を示す半導体ペレットの部分断面図
、第３図（ａ）、（ｂ）は配線間に生じる電気力線の状
態を模式的に示す配線の断面図である。

第１図に示すように、シリコン（Ｓｉ）単結晶等からな
る半導体基板（以下、基板という）　１の上面には、二
酸化ケイ素（Ｓ　１０２　）等からなるフィールド酸化
膜２が形成されている。

フィールド酸化膜２の上面には、リンケイ酸ガラス（ｐ
ｈｏｓｐｈｏ　５ｉｌｉｃａｔｅ　ｇｌａｓｓ：　以下
、ＰＳＧという）等からなる絶縁膜３が堆積されている
。

絶縁膜３の上面には、例えば、アルミニウム（Ａｌ）−
シリコン（Ｓ　ｉ）　−１ｉ！　（Ｃｕ）合金からなる
複数の信号用の配線４ａが所定の間隔をおいて所定の形
状にパターンニングされており、これにより、第１配線
層が形成されている。

なお、配線材料をＡｔ−３ｉ−Ｃｕ合金とした理由ハ、
ストレスマイグレーションやエレクトロマイグレション
等を低減、させるためである。

そして、絶縁膜３の上面には、配線４ａ上に形成された
パイヤホール部５ａを除いて、各配置４ａの表面を被覆
するように、５ｉ０２等からなる眉間絶縁膜６ａが堆積
されている。

本実施例においては、層間絶縁膜６ａの上面の全域に、
例えば、チタンやタングステン、あるいはその酸化物か
らなる導電層７ａが堆積されてぃる。

導電層７ａは、層間絶縁膜６ａの上面に配線４ａによる
段差が生じているため、その一部が弯曲した状態で各配
線４ａ間に配設されている。

また、導電層７ａは、回路系における低インピーダンス
で安定な基準電位、例えば、グランド（以下、ＧＮＤと
いう）　８に電気的に接続されるようになっている。

導電層７ａの上面には、層間絶縁膜６ｂが堆積されてい
る。層間絶縁膜６ｂは、例えば、ＳｉＯ２Ｓ　ＯＧ　（
Ｓｐｉｎ　Ｏｎ　ｇｌａｓｓ）　　Ｓ　ｉ　０２の３層
構造からなり、その上面は、ステップカバレージの観点
から平坦化されている。

眉間絶縁膜６ｂの上面には、例えば、Ａｌ−８ｉ−Ｃｕ
合金からなる複数の信号用の配線４ｂが、所定の間隔を
おいて配線４ａと同じ方向に配置されており、これによ
り、第２配線層が形成されている。

第２配線層の配線４ｂと第１配線層の配線４ａとの電気
的な接続は、パイヤホール部５ａを介してなされている
。

この場合、配線４ｂと導電層７ａとを絶縁する必要があ
るため、パイヤホール部５ａの内壁面に沿ってＳ　ｉ　
０２等からなるサイドウオール９ａが形成されている。

サイドウオール９ａは、配線４ｂと導電層７ａとを絶縁
する上、さらに、表面がラウンド状にエツチングされて
いるため、バイヤホールの形状に起因する上層配線のス
テップカバレージの劣化を防止している。

層間絶縁膜６ｂの上面には、第２配線層の配線４ｂ上に
形成されたパイヤホールｌｌ５ｂを除いて、第２配線層
の各配線４ｂを被覆するように５ｉ０２等からなる眉間
絶縁膜６Ｃが堆積されている。

層間絶縁膜６Ｃの上面には、ＧＮＤ８に接続された導電
層７ａが堆積されてふり、さらにその上面には、平坦化
された層間絶縁膜６ｄが堆積されている。なお、層間絶
縁膜６ｄも層間絶縁膜６ｂと同じく、例えば、ＳｉＯ□
−Ｓ　ＯＧ　　Ｓ　ＩＯｘの３層構造となっている。

層間絶縁膜６ｄの上面には、例えば、Ａ１−３ｉ−Ｃｕ
合金からなる複数の信号用の配線４Ｃが所定の間隔をお
いて配線４ｂと同じ方向に配置されており、これにより
、第３配線層が形成されている。

第３配線層の配線４Ｃと第２配線層の配線４ｂとの電気
的な接続は、パイヤホール部５ｂを介してなされている
。

したがって、パイヤホール部５ｂにおいても、配線４Ｃ
と導電層７ａとを絶縁する必要があるため、バイヤホー
ル部５ｂの内壁面に沿ってサイドウオール９ｂが形成さ
れている。

層間絶縁膜６ｄの上面には、さらに、第３配線層の配線
４Ｃを被覆するように、表面保護膜１０が堆積されてい
る。

なお、この表面保護膜１０は、下層から順に、例えば、
ＰＳＧ膜とシリコン窒化（Ｓ　１＝Ｎ＝）膜とを堆積さ
れてなり、下層のＰＳＧ膜により、配線４Ｃのストレス
マイグレーション等が低減され、その上層のＳｉ＊Ｎａ
膜により、ナトリウム（Ｎａ）イオンや水分等から各配
線４Ｃが保護されている。

このような半導体ウェハ１１の図示しない素子形成領域
には、トランジスタやコンデンサ等の素子が形成されて
いる。そして、これら素子が配線４ａ〜４ｃ、及び図示
しない電源電圧用の配線（ＧＮＤ用の配線を含む）によ
って結線され、ダイナミックＲＡＭ回路などのメモリ回
路が構成されている。

このような半導体ウェハ１１を形成するには、例えば、
次のようにする。

まず、第２図（ａ）に示すように、選択酸化（ＬＯＧ　
ＯＳ　：Ｌｏｃａｌ　０ｘｉｄａｔｉｏｎ　ｏｆ　５ｉ
ｌｉｃｏｎ）　　法などにより、基板１上の素子分離領
域にフィールド酸化膜２を形成する。

その後、図示はしないが、このフィールド酸化膜２に囲
まれた素子形成領域にトランジスタやコンデンサ等の素
子を形成する。

そして、フィールド酸化膜２の上に絶縁膜３を、例えば
プラズマＣＶＤ法により堆積し、次いで堆積された絶縁
膜３の所定部分にコンタクトホール（図示せず）を開孔
形成する。

次に、絶縁膜３の上面に、Ａｊ！−３ｉ−Ｃｕ合金膜を
スパッタリング法などにより堆積した後、堆積された合
金膜を、例えば、反応性イオンエツチング（Ｒｅａｃｔ
ｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ；　以下、ＲＩＥとい
う）法によりパターン形成グして、第２図ら）に示す配
線４ａを形成する。

その後、絶縁膜３上に各配線４ａを被覆するように、層
間絶縁膜６ａをＣＶＤ法などにより堆積し、その上面に
、例えば、スパッタリング法により、チタンやタングス
テンあるいはその酸化物からなる導電層７ａを堆積する
。

次に、第２図（Ｃ）に示すように、導電層７ａの上面に
層間絶縁膜６ｂを形成する。

層間絶縁膜６ｂは、まず、ＳｉＯ□膜をプラズマＣＶＤ
法などにより堆積し、次いで、その上に、ＳＯＧ膜を塗
布ふよびベーク後、さらに、その上にＡｊ！−３ｉ−Ｃ
ｕ合金との密着性を良好にするため、プラズマＣＶＤ法
などにより５ｉＣｈ　膜を堆積して形成する。

次に、第２図（社）に示すように、ＲＩＥ法などによっ
て、配線４ａ上にパイヤホール部５ａを開孔形成する。

その後、第２図（ｅ）に示すように、層間絶縁膜６ｂの
上面に例えばＳｉｎ、膜１２をＣＶＤ法などにより堆積
する。

そして、第２図（ｆｌに示すように、ＳｉＯ□膜１２を
ＲＩＥ法などにより除去し、パイヤホール部りａ内にサ
イドウオール９ａを形成する。この際、サイドウオール
９ａの表面がラウンド状にエツチングされるとともに、
サイドウオール９ａを通して露出している下層の配線４
ａの表面が軽くエツチングされる。

次に、第２図（（至）に示すように、層間絶縁膜６ｂの
上面に、第１配線層と同じようにＡβ−３ｉ−Ｃｕ合金
をスパッタリング法等により堆積し、配線４ｂをＲＩＥ
法等によりパターン形成する。

その後、上記工程を繰り返し、第２図（５）に示すよう
に、層間絶縁膜６ｃ、導電層７ａ、層間絶縁膜６ｄを順
に堆積し、次いでパイヤホール部５ｂを開孔形成する。

そして、第２図（ｉ）に示すように、パイヤホール部５
ｂ内に上記サイドウオール９ａと同様にしてサイドウオ
ール９ｂを形成し、次いで、第２図（」）に示すように
、配線４Ｃを形成する。

最後に、ＰＳＧ膜、Ｓｉ、Ｎ、膜を順にプラズマＣＶＤ
法などにより堆積して表面保護膜１０　（第１図）を形
成し、その後、図示はしないがレジストパターンをマス
クにパッケージとの接続を行う電極の部分に開孔部をエ
ツチングで形成する。

次いで、レジスト膜を除去し、電極を形成した後、所定
の検査を行い、半導体ウェハ１１をスクライビングし、
切断された半導体ペレットを所定のパッケージに封止す
る。この際、導電層７ａは、例えば、パッケージのＧＮ
Ｄピンと接続され、半導体装置が製造される。

次に、配線容量による静電誘導ノイズを例に、本実施例
の作用を第３図（ａ）、　（ｂ）を用いて説明する。

なお、第３図（ｂ）は、導電層７ａが形成されていない
と仮定した場合における配線４ｄ、４ｄ相互間、配線４
ｅ、４ｅ相互間、及び配線４ｄ、４ｅ相互間の電気力線
の状態を示す。また、破線は、電気力線を示している。

まず、異なる配線層の配線４ｂ、４ｃ相互間に誘起され
る静電誘導ノイズについて説明する。

配線４ｂと導電層７ａとは、また、配線４ｃと導電層７
ａとは、第３図（ａ）の電気力線で示すように、それぞ
れ静電容量によって結合される。

しかし、導電層７ａは、ＧＮＤ８と電気的に接続されて
いるため、例えば、配線４ｂで電圧変動が生じ、導電層
７ａにノイズ電圧が誘起されても、このノイズ電圧はＧ
ＮＤ８へ除去され、配線４Ｃにはノイズ電圧は誘起され
ない。

このように導電層７ａは、異なる配線層の配線４ｂ、４
ｃ相互間を静電遮蔽する。言い換えると、配線４ｂ、４
ｃ相互間は、容量結合されないため、配線４ｂ、４ｃ相
互間には、静電誘導ノイズが誘起されない。

次に、同一配線層の配線４ｂ、４ｂ相互間、及び配線４
ｃ、４ｃ相互間に誘起される静電誘導ノイズについて説
明する。

配線４ｂ、４ｂ相互間においては、電気力線が導電層７
ａに向かっているとともに、導電層７ａの一部が配線４
ｂ、４ｂ間に湾曲した状態で配設されているため、上記
異なる配線層の配線４ｂ。

４Ｃ相互間と同様の作用により、配線４ｂ、４ｂ相互間
の容量結合も大幅に低減する。

したがって、同一配線層の配線４ｂ、４ｂ相互間に誘起
される静電誘導ノイズも防止される。

また、第３図（ａ）に示すように、配線４ｃ、４ｃ相互
間に生じている電気力線は、その多（が導電層７ａに向
かうとともに、導電層７ａがない第３図（社）の場合と
比べ、その数が少なくなっている。

すなわち、第３図（ａ）は、配線４ｃ、４ｃ相互間の容
量結合が低減していることが示されている。

したがって、同一配線層の配線４ｃ、４ｃ相互間に誘起
される静電誘導ノイズも防止される。

このように本実施例によれば、次の効果を得ることがで
きる。

（１）８層間絶縁！ｌ！６ａ、６ｂの間、及び層間絶縁
膜５ｃ、５ｄの間の各々に導電層７ａを形成したことに
より、配線４ａ、４ｂ相互間、及び配線４ｂ。

４Ｃ相互間に生じる配線容量が低減するため、容量結合
を介して異なる配線層相互間に誘起される静電誘導ノイ
ズが防止される。

（２）、同一配線層における配線４ａ、４ａ相互間、配
線４ｂ、４ｂ相互間、及び配線４ｃ、配線４ｃ相互間の
配線容量が低減するため、容量結合を一部して同一配線
層の配線４ａ、４ａ相互間、配線４ｂ、４ｂ相互間、及
び配線４ｃ、配線４Ｃ相互間に誘起される静電誘導ノイ
ズが防止される。

（３）、上記（１）、（２）により、静電誘導ノイズに
よる回路の誤動作が防止されるため、信頼性の高い半導
体装置が提供される。

（４）、上記（１）、（２）により、信号のＳＮ比（ｓ
ｉｇｎａｌ　ｔａ　ｎｏｉｓｅ　ｒａｔｉｏ　）が向上
する。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、導電層は、チタンやタングステンあるいはその
酸化物に限定されるものではなく、種々適用可能であり
、例えば、窒化チタン等でも良い。

また、実施例においては、導電層が、下方に弯曲した状
態となっているが、これに限定されるものではなく、例
えば、さらに配線を多層化する場合には、導電層を平坦
化しても良い。

この場合、第４図（ａ）に示すように、同一配線層にお
ける配線４ｂ、４ｂ相互間、及び配線４ｃ。

４ｃ相互間における電気力線は、その多くが導電層７ｂ
に向かうとともに、その数は、導電層７ｂがない第４図
（６）の場合と比べ、少なくなっている。

したがって、平坦化された導電層７ｂによっても、同一
配線層の配線４ｂ、４ｂ相互間、配線４ｃ、４ｃ相互間
の静電誘導ノイズが防止される。

ところで、導電層が平坦化されていると、導電層の上方
の配線層に配線を形成する場合、この配線と、導電層の
下方の配線層に形成された配線との位置合わせが困難に
なることが考えられる。

そこで、このような場合には、導電層で被覆された半導
体ウェハ上に形成されているマスクマークに、例えば、
２８０ｎｍより長波長側の光を照射し、その反射光を検
出することにより、配線パターンが描かれたマスク基板
の位置合わせを精度良く行うことができる。

したがって、このような場合には、導電層を２８０ｎｍ
より長波長側の光が透過できる材料で構成すると良い。

また、実施例においては、導電層を層間絶縁膜の上面の
全域に形成した場合について説明したが、これに限定さ
れるものではなく、例えば、配線が長い区間にわたり平
行する部分や、インピーダンスが高い配線が形成された
部分、あるいは接続している回路素子が高速である配線
が形成された部分など、特に誘導ノイズが生じ易い部分
にのみ形成しても良い。

また、本実施例において導電層は、静電誘導現象によっ
て配線相互間に誘起される静電誘導ノイズの防止に効果
があると説明しているが、これに限定されるものではな
く、例えば、電磁誘導現象によって配線相互間に形成さ
れた相互インダクタンスを低減し、配線相互間に誘起さ
れる電磁誘導ノイズを防止することにおいても同じく効
果がある。

また、層間絶縁膜の平坦化は、ＳＯＧ膜による方法に限
定されるものではなく、種々変更可能であり、例えば、
エッチバック法やＥＣＲプラズマＣＶＤ法などでも良い
。

また、メモリ回路は、ダイナミックＲＡＭ回路に限定さ
れるものではなく、種々適用可能であり、例えば、スタ
ティックＲＡＭ回路等でも良い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるメモリ回路を備えた
半導体装置に適用した場合について説明したが、これに
限定されず種々適用可能であり、例えば、論理回路が構
成された他の半導体装置に適用することもできる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、半導体基板上に形成された複数の配線層を隔
てる眉間絶縁膜の間に、基準電位に接続された導電層を
介在させたことにより、誘導現象による配線相互間の結
合が、導電層により低減されるため、配線相互間に誘起
される誘導ノイズが防止される。

また、前記導電層の一部が、その下方の配線層に形成さ
れた配線間に配設されていることにより、異なる配線層
間に誘起される誘導ノイズが防止される上、さらに、同
一配線層における配線間の誘導現象による結合が、導電
層により低減されるため、同一配線層間の配線相互間に
誘起される誘導ノイズも防止される。

【図面の簡単な説明】

第１１１ｉ！Ｉは本発明の一実施例である半導体装置を
示す半導体ペレットの要部断面図、第２図（ａ）〜０）はこの半導体装置の製造工程を示す
半導体ペレ、ットの部分断面図、第３図（ａ）、ら）は配線間に生じる電気力線の状態を
模式的に示す配線の断面図、第４図（ａ）は導電層を平坦化した場合における配線間
に生じる電気力線の状態を模式的に示す配線の断面図、第４図（ｂ）は導電層が、形成されていない場合の配線
間に生じる電気力線の状態を模式的に示す配線の断面図
である。 ■・・・半導体基板、２・・・フィールド酸化膜、３・
・・絶縁膜、４ａ〜４ｅ・・・配線、５ａ、５ｂ・・・
パイヤホール部、６ａ〜６ｄ・・・層間絶縁膜、？ａ、
７ｂ・・・導電層、８・・・ＧＮＤ　（基準電位）、９
ａ、９ｂ・・・サイドウオール、１０・・・表面保護膜
、１１・・・半導体ウェハ　１２・・・ＳｉＯ□膜。第２図代理人　弁理士　筒　井　大　和第図（ａ）（ｂ）第図（ｂ）

Claims

【特許請求の範囲】１、半導体基板上に形成された複数の配線層を隔てる層
間絶縁膜の間に、基準電位に接続された導電層を介在さ
せたことを特徴とする半導体装置。２、前記導電層の一部が、その下方の配線層に形成され
た配線間に配設されていることを特徴とする請求項１記
載の半導体装置。