JP2003332471A - メモリ装置及びその製造方法 - Google Patents
メモリ装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 プラズマ電荷を遮蔽することによりメモリセ
ルにトラップされるのを避け、メモリ装置の安定性や信
頼性を向上するメモリ装置及びその製造方法を提供す
る。 【解決手段】 メモリ基板１１は、基板１１１と、メモ
リセル１１２と、周辺回路領域１１３と、第１誘電体層
１１４と、第１金属層１１５と、を有する。第１誘電体
層１１４は、メモリセル領域１１２と周辺回路領域１１
３に形成され、第１金属層１１５は、第１誘電体層１１
４に形成されている。絶縁層１２は、メモリ基板１１に
形成され、且つ第１金属層１１５に覆われない第１誘電
体層１１４に形成される。遮蔽金属層１３は、メモリセ
ル領域１１２上方の絶縁層１２に形成される。遮蔽金属
層１３、遮蔽金属層１３に覆われない絶縁層１２、及び
遮蔽金属層１３と絶縁層１２に覆われない第１金属層１
１５には、第２誘電体層１４が形成される。第２金属層
１５は、第２誘電体層１４に形成される。
ルにトラップされるのを避け、メモリ装置の安定性や信
頼性を向上するメモリ装置及びその製造方法を提供す
る。 【解決手段】 メモリ基板１１は、基板１１１と、メモ
リセル１１２と、周辺回路領域１１３と、第１誘電体層
１１４と、第１金属層１１５と、を有する。第１誘電体
層１１４は、メモリセル領域１１２と周辺回路領域１１
３に形成され、第１金属層１１５は、第１誘電体層１１
４に形成されている。絶縁層１２は、メモリ基板１１に
形成され、且つ第１金属層１１５に覆われない第１誘電
体層１１４に形成される。遮蔽金属層１３は、メモリセ
ル領域１１２上方の絶縁層１２に形成される。遮蔽金属
層１３、遮蔽金属層１３に覆われない絶縁層１２、及び
遮蔽金属層１３と絶縁層１２に覆われない第１金属層１
１５には、第２誘電体層１４が形成される。第２金属層
１５は、第２誘電体層１４に形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置及びそ
の製造方法に関し、特にメモリセル領域上に遮蔽金属層
を有するメモリ装置及びその製造方法に関する。
の製造方法に関し、特にメモリセル領域上に遮蔽金属層
を有するメモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】現在の半導体製造技術において、イオン
化技術は、半導体の後工程でよく利用される重要な技術
であり、例えば、イオン化技術を利用してエッチング工
程、物理気相成長法（ＰＶＤ）などが行われる。
化技術は、半導体の後工程でよく利用される重要な技術
であり、例えば、イオン化技術を利用してエッチング工
程、物理気相成長法（ＰＶＤ）などが行われる。
【０００３】然しながら、イオン化工程を行う際に、製
造装置の反応室で大量のプラズマが発生し、これらのプ
ラズマは、一般に大量の電荷を持つので、半導体デバイ
スを帯電させ、半導体デバイスの安定性及び信頼性に影
響する。
造装置の反応室で大量のプラズマが発生し、これらのプ
ラズマは、一般に大量の電荷を持つので、半導体デバイ
スを帯電させ、半導体デバイスの安定性及び信頼性に影
響する。
【０００４】メモリ装置を例に挙げると、特により先端
的なフラッシュメモリ（ｆｌａｓｈＲＡＭ）及び窒化シ
リコンメモリ（ＮＲＯＭ）は、フローティングゲート
（ｆｌｏａｔｉｎｇ ｇａｔｅ）技術を使用してメモリ
の各メモリセルを形成する。上述のように、メモリ装置
の後工程を行う際、発生した大量のプラズマにより大量
の電荷が生じ、これらのプラズマ電荷はさらにメモリ装
置のメモリセルに衝撃を与え、つまり、プラズマ電荷は
メモリ装置のメモリセルにトラップされるので、メモリ
装置のプログラミング、書き込み及び読み出しに影響し
て、半導体デバイスの安定性や信頼性を悪くする。
的なフラッシュメモリ（ｆｌａｓｈＲＡＭ）及び窒化シ
リコンメモリ（ＮＲＯＭ）は、フローティングゲート
（ｆｌｏａｔｉｎｇ ｇａｔｅ）技術を使用してメモリ
の各メモリセルを形成する。上述のように、メモリ装置
の後工程を行う際、発生した大量のプラズマにより大量
の電荷が生じ、これらのプラズマ電荷はさらにメモリ装
置のメモリセルに衝撃を与え、つまり、プラズマ電荷は
メモリ装置のメモリセルにトラップされるので、メモリ
装置のプログラミング、書き込み及び読み出しに影響し
て、半導体デバイスの安定性や信頼性を悪くする。
【０００５】
【発明が解決しようとする課題】ここで、如何にして半
導体後工程で発生する大量のプラズマがメモリ装置のメ
モリセルにトラップされるのを避け、メモリ装置の安定
性や信頼性をさらにあげるかが、現在半導体工程技術で
の大きな課題となっている。
導体後工程で発生する大量のプラズマがメモリ装置のメ
モリセルにトラップされるのを避け、メモリ装置の安定
性や信頼性をさらにあげるかが、現在半導体工程技術で
の大きな課題となっている。
【０００６】本発明は、上記の課題を鑑みてなされたも
のであり、プラズマ電荷を遮蔽することによりメモリセ
ルにトラップされるのを避けるメモリ装置及びその製造
方法を提供することを目的とする。
のであり、プラズマ電荷を遮蔽することによりメモリセ
ルにトラップされるのを避けるメモリ装置及びその製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明に係わるメモリ装置は、メモリ基板と、絶
縁層と、遮蔽金属層と、第２誘電体層と、第２金属層
と、を備える。なお、メモリ基板は、基板と、メモリセ
ル領域と、周辺回路領域と、第１誘電体層と、第１金属
層とを有する。メモリセル領域と周辺回路領域は、前記
基板に形成されている。第１誘電体層は、メモリセル領
域と周辺回路領域に形成されている。第１金属層は、第
１誘電体層に形成されている。絶縁層は、第１金属層に
覆われていない第１誘電体層に形成されている。遮蔽金
属層は、メモリセル領域上方の絶縁層に形成されてい
る。遮蔽金属層上、遮蔽金属層に覆われていない絶縁層
上、及び遮蔽金属層と絶縁層に覆われていない第１金属
層上には、第２誘電体層が形成されている。第２金属層
は、第２誘電体層に形成されている。
めに、本発明に係わるメモリ装置は、メモリ基板と、絶
縁層と、遮蔽金属層と、第２誘電体層と、第２金属層
と、を備える。なお、メモリ基板は、基板と、メモリセ
ル領域と、周辺回路領域と、第１誘電体層と、第１金属
層とを有する。メモリセル領域と周辺回路領域は、前記
基板に形成されている。第１誘電体層は、メモリセル領
域と周辺回路領域に形成されている。第１金属層は、第
１誘電体層に形成されている。絶縁層は、第１金属層に
覆われていない第１誘電体層に形成されている。遮蔽金
属層は、メモリセル領域上方の絶縁層に形成されてい
る。遮蔽金属層上、遮蔽金属層に覆われていない絶縁層
上、及び遮蔽金属層と絶縁層に覆われていない第１金属
層上には、第２誘電体層が形成されている。第２金属層
は、第２誘電体層に形成されている。
【０００８】さらに、本発明のもう一つの実施の形態に
おいて、メモリ基板は、さらに、前記第１金属層の側辺
に形成されたスペーサと、前記第１誘電体層の上方、及
び前記第１金属層と前記スペーサの下方に形成された障
壁層とを有する。。
おいて、メモリ基板は、さらに、前記第１金属層の側辺
に形成されたスペーサと、前記第１誘電体層の上方、及
び前記第１金属層と前記スペーサの下方に形成された障
壁層とを有する。。
【０００９】さらに、本発明に係わるメモリ装置の製造
方法は、メモリ基板の用意工程と、絶縁層の堆積工程
と、遮蔽金属層の堆積工程と、絶縁層及び遮蔽金属層の
エッチング工程と、第２誘電体層の形成工程と、第２金
属層の形成工程と、を含む。
方法は、メモリ基板の用意工程と、絶縁層の堆積工程
と、遮蔽金属層の堆積工程と、絶縁層及び遮蔽金属層の
エッチング工程と、第２誘電体層の形成工程と、第２金
属層の形成工程と、を含む。
【００１０】上述のように、本発明に係わるメモリ装置
及びその製造方法によれば、メモリセル領域上方の絶縁
層に遮蔽金属層を形成するので、遮蔽金属層を利用して
半導体の後工程で発生する大量のプラズマ電荷を遮蔽す
ることができ、プラズマ電荷がメモリセルのゲートにト
ラップされるのを避けて、メモリ装置の安定性及び信頼
性を上げることが出来る。
及びその製造方法によれば、メモリセル領域上方の絶縁
層に遮蔽金属層を形成するので、遮蔽金属層を利用して
半導体の後工程で発生する大量のプラズマ電荷を遮蔽す
ることができ、プラズマ電荷がメモリセルのゲートにト
ラップされるのを避けて、メモリ装置の安定性及び信頼
性を上げることが出来る。
【００１１】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態に係わるメモリ装置及びその製造方法を説明
する。
実施の形態に係わるメモリ装置及びその製造方法を説明
する。
【００１２】図１を参照すると、本発明の実施の形態に
係わるメモリ装置１は、メモリ基板１１と、絶縁層１２
と、遮蔽金属層１３と、第２誘電体層１４と第２金属層
１５と、を備える。
係わるメモリ装置１は、メモリ基板１１と、絶縁層１２
と、遮蔽金属層１３と、第２誘電体層１４と第２金属層
１５と、を備える。
【００１３】本実施の形態において、メモリ基板１１
は、基板１１１と、メモリセル１１２と、周辺回路領域
１１３と、第１誘電体層１１４と、第１金属層１１５
と、を有する。メモリセル領域１１２と周辺回路領域１
１３は、基板１１１に形成され、第１誘電体層１１４
は、メモリセル領域１１２と周辺回路領域１１３に形成
され、第１金属層１１５は、第１誘電体層１１４に形成
されている。また、メモリセル領域１１２は、複数のメ
モリセルを有し、これらのメモリセルは、それぞれが複
数のワード線と複数のビット線と電気的に接続される。
これらのワード線とビット線は、メモリ装置１の各金属
層（第１金属層１１５と第２金属層１５）より構成され
ている。周辺回路領域１１３は、前記各メモリセルのア
クセスを制御する。第１誘電体層１１４は、例えば内誘
電体層（ＩＬＤ）であり、しかも第１誘電体層１１４で
複数のコンタクトホール１１６を形成するので、第１金
属層１１５がコンタクトホール１１６を介してメモリセ
ル１１２と周辺回路領域１１３とそれぞれ電気的に接続
され、設計により必要な回路デザインを形成する。
は、基板１１１と、メモリセル１１２と、周辺回路領域
１１３と、第１誘電体層１１４と、第１金属層１１５
と、を有する。メモリセル領域１１２と周辺回路領域１
１３は、基板１１１に形成され、第１誘電体層１１４
は、メモリセル領域１１２と周辺回路領域１１３に形成
され、第１金属層１１５は、第１誘電体層１１４に形成
されている。また、メモリセル領域１１２は、複数のメ
モリセルを有し、これらのメモリセルは、それぞれが複
数のワード線と複数のビット線と電気的に接続される。
これらのワード線とビット線は、メモリ装置１の各金属
層（第１金属層１１５と第２金属層１５）より構成され
ている。周辺回路領域１１３は、前記各メモリセルのア
クセスを制御する。第１誘電体層１１４は、例えば内誘
電体層（ＩＬＤ）であり、しかも第１誘電体層１１４で
複数のコンタクトホール１１６を形成するので、第１金
属層１１５がコンタクトホール１１６を介してメモリセ
ル１１２と周辺回路領域１１３とそれぞれ電気的に接続
され、設計により必要な回路デザインを形成する。
【００１４】さらに、本発明のもう一つの実施の形態に
おいて、メモリ基板１１は、スペーサ１１７と障壁層１
１８とをさらに有する。図２に示すように、スペーサ１
１７は、第１金属層１１５の側辺に形成され、障壁層１
１８は、第１誘電体層１１４及び第１金属層１１５とス
ペーサ１１７の間に形成される。なお、障壁層１１８
は、例えば窒化チタンまたはチタンから構成されること
により、半導体の後工程で発生する大量のプラズマ電荷
を遮蔽する。
おいて、メモリ基板１１は、スペーサ１１７と障壁層１
１８とをさらに有する。図２に示すように、スペーサ１
１７は、第１金属層１１５の側辺に形成され、障壁層１
１８は、第１誘電体層１１４及び第１金属層１１５とス
ペーサ１１７の間に形成される。なお、障壁層１１８
は、例えば窒化チタンまたはチタンから構成されること
により、半導体の後工程で発生する大量のプラズマ電荷
を遮蔽する。
【００１５】再び、図１を参照すると、絶縁層１２は、
メモリ基板１１に形成され、且つ第１金属層１１５に覆
われない第１誘電体層１１４に形成される。
メモリ基板１１に形成され、且つ第１金属層１１５に覆
われない第１誘電体層１１４に形成される。
【００１６】遮蔽金属層１３は、メモリセル領域１１２
上方の絶縁層１２に形成される。本実施の形態におい
て、遮蔽金属層は、例えは窒化ケイ素、窒化チタン、或
いはチタンから構成される。
上方の絶縁層１２に形成される。本実施の形態におい
て、遮蔽金属層は、例えは窒化ケイ素、窒化チタン、或
いはチタンから構成される。
【００１７】図１に示すように、遮蔽金属層１３、遮蔽
金属層１３に覆われない絶縁層１２、及び遮蔽金属層１
３と絶縁層１２に覆われない第１金属層１１５には、第
２誘電体層１４が形成される。本実施の形態において、
第２誘電体層１４は、金属内誘電体層（ＩＭＤ）であ
る。
金属層１３に覆われない絶縁層１２、及び遮蔽金属層１
３と絶縁層１２に覆われない第１金属層１１５には、第
２誘電体層１４が形成される。本実施の形態において、
第２誘電体層１４は、金属内誘電体層（ＩＭＤ）であ
る。
【００１８】最後に、第２金属層１５は、第２誘電体層
１４に形成される。第２金属層１５は、第２誘電体層１
４に形成された複数のコンタクトホール１４１を介し
て、第１金属層１１５とそれぞれ電気的に接続されるこ
とにより、設計により必要な回路デザインを形成する。
１４に形成される。第２金属層１５は、第２誘電体層１
４に形成された複数のコンタクトホール１４１を介し
て、第１金属層１１５とそれぞれ電気的に接続されるこ
とにより、設計により必要な回路デザインを形成する。
【００１９】本発明の内容を更に詳しく理解してもらう
ために、以下に実例をあげて本発明の実施の形態に係わ
るメモリ装置の製造方法の工程について説明する。
ために、以下に実例をあげて本発明の実施の形態に係わ
るメモリ装置の製造方法の工程について説明する。
【００２０】図３Ａから３Ｃを参照すると、本発明の実
施の形態に係わるメモリ装置の製造方法は、以下の工程
を含む。
施の形態に係わるメモリ装置の製造方法は、以下の工程
を含む。
【００２１】先ず、図３Ａに示すように、メモリ基板１
１を用意する。メモリセル１１は、例えば、スペーサ１
１７と障壁層１１８（図２に示す）を有することで、メ
モリ装置１のプラズマ電荷を遮蔽する能力を強化する。
１を用意する。メモリセル１１は、例えば、スペーサ１
１７と障壁層１１８（図２に示す）を有することで、メ
モリ装置１のプラズマ電荷を遮蔽する能力を強化する。
【００２２】次に、第１金属層１１５と第１金属層１１
５に覆われていない第１誘電体層１１４（図３Ａに示
す）に、絶縁層１２を堆積させる。本実施の形態におい
て、絶縁層１２は、、例えは、物理気相成長法（ＰＶ
Ｄ）や化学気相成長法（ＣＶＤ）を利用して形成され
る。
５に覆われていない第１誘電体層１１４（図３Ａに示
す）に、絶縁層１２を堆積させる。本実施の形態におい
て、絶縁層１２は、、例えは、物理気相成長法（ＰＶ
Ｄ）や化学気相成長法（ＣＶＤ）を利用して形成され
る。
【００２３】続いて、絶縁層１２に遮蔽金属層１３を堆
積させる（図３Ａに示す）。なお、遮蔽金属層１３は、
例えば、物理気相成長法や化学気相成長法を利用して形
成される。
積させる（図３Ａに示す）。なお、遮蔽金属層１３は、
例えば、物理気相成長法や化学気相成長法を利用して形
成される。
【００２４】図３Ｂを参照すると、絶縁層１２と遮蔽金
属層１３をエッチングすることにより、第１金属層１１
５上の絶縁層１２と遮蔽金属層１３、及び周辺回路領域
１１３上方の遮蔽金属層１３を除去する。本実施の形態
においては、ドライエッチング工程により絶縁層１２と
遮蔽金属層１３をエッチングするので、ドライエッチン
グ工程の後、第１金属層１１５の両側にはスペーサ１３
１が形成される。また、上述のドライエッチング工程
は、ドライエッチングを行う前に遮蔽金属層１３に特定
のパターンを有するフォトレジスト層１６（図３Ｂに示
す）を形成するサブ工程と、ドライエッチングを行った
後にフォトレジスト層１６を剥離するサブ工程を含む。
属層１３をエッチングすることにより、第１金属層１１
５上の絶縁層１２と遮蔽金属層１３、及び周辺回路領域
１１３上方の遮蔽金属層１３を除去する。本実施の形態
においては、ドライエッチング工程により絶縁層１２と
遮蔽金属層１３をエッチングするので、ドライエッチン
グ工程の後、第１金属層１１５の両側にはスペーサ１３
１が形成される。また、上述のドライエッチング工程
は、ドライエッチングを行う前に遮蔽金属層１３に特定
のパターンを有するフォトレジスト層１６（図３Ｂに示
す）を形成するサブ工程と、ドライエッチングを行った
後にフォトレジスト層１６を剥離するサブ工程を含む。
【００２５】次に、図３Ｃに示すように、遮蔽金属層１
３、遮蔽金属層１３に覆われない絶縁層１２、及び遮蔽
金属層１３と絶縁層１２に覆われない第１金属層１１５
を覆うために、第２誘電体層１４を形成する。ここで、
第２誘電体層１４が形成された後、第２誘電体層１４
に、第１金属層１１５を導通するための複数のコンタク
トホール１４１を形成する。
３、遮蔽金属層１３に覆われない絶縁層１２、及び遮蔽
金属層１３と絶縁層１２に覆われない第１金属層１１５
を覆うために、第２誘電体層１４を形成する。ここで、
第２誘電体層１４が形成された後、第２誘電体層１４
に、第１金属層１１５を導通するための複数のコンタク
トホール１４１を形成する。
【００２６】最後に、第２誘電体層１４に第２金属層１
５を形成する。前述のように、コンタクトホール１４１
及びコンタクトホール１１６を介して、それぞれ第１金
属層１１５と第２金属層１５から制御信号をメモリセル
領域１１２における各メモリセルに入力でき、メモリセ
ル領域１１２における各メモリセルのアクセスを制御す
る。さらに、コンタクトホール１４１及びコンタクトホ
ール１１６を介して、それぞれ第１金属層１１５と第２
金属層１５から制御信号を周辺回路領域１１３に入力で
き、周辺回路領域１１３の回路を作動させて、例えば論
理分析などを行う。
５を形成する。前述のように、コンタクトホール１４１
及びコンタクトホール１１６を介して、それぞれ第１金
属層１１５と第２金属層１５から制御信号をメモリセル
領域１１２における各メモリセルに入力でき、メモリセ
ル領域１１２における各メモリセルのアクセスを制御す
る。さらに、コンタクトホール１４１及びコンタクトホ
ール１１６を介して、それぞれ第１金属層１１５と第２
金属層１５から制御信号を周辺回路領域１１３に入力で
き、周辺回路領域１１３の回路を作動させて、例えば論
理分析などを行う。
【００２７】また、障壁層１１８と遮蔽金属層１３の材
料は、本実施の形態において述べた窒化ケイ素、窒化チ
タン、チタンなどのみに限らず、半導体製造工程に応用
でき、かつプラズマ電荷を遮蔽する機能をもつ任意の金
属または非金属材料である。
料は、本実施の形態において述べた窒化ケイ素、窒化チ
タン、チタンなどのみに限らず、半導体製造工程に応用
でき、かつプラズマ電荷を遮蔽する機能をもつ任意の金
属または非金属材料である。
【００２８】
【発明の効果】 以上、本発明の実施の形態に係わるメ
モリ装置及びその製造方法は、メモリセル領域の上方の
絶縁層に遮蔽金属層を形成するので、遮蔽金属層を利用
して半導体の後工程で発生する大量のプラズマ電荷を遮
蔽することができ、プラズマ電荷がメモリセルのゲート
にトラップされるのを避けて、メモリ装置の安定性及び
信頼性を向上することが出来る。
モリ装置及びその製造方法は、メモリセル領域の上方の
絶縁層に遮蔽金属層を形成するので、遮蔽金属層を利用
して半導体の後工程で発生する大量のプラズマ電荷を遮
蔽することができ、プラズマ電荷がメモリセルのゲート
にトラップされるのを避けて、メモリ装置の安定性及び
信頼性を向上することが出来る。
【００２９】以上、本発明の実施例を図面を参照して詳
述してきたが、具体的な構成は、この実施例に限られる
ものではなく、本発明の要旨を逸脱しない範囲の設計変
更等があっても、本発明に含まれる。
述してきたが、具体的な構成は、この実施例に限られる
ものではなく、本発明の要旨を逸脱しない範囲の設計変
更等があっても、本発明に含まれる。
【図１】本発明による実施の形態におけるメモリ装置を
示す概略図である。
示す概略図である。
【図２】図１に示すメモリ装置のメモリ基板を示す概略
図である。
図である。
【図３Ａ】本発明による実施の形態におけるメモリ装置
の製造方法を示す概略図である。
の製造方法を示す概略図である。
【図３Ｂ】本発明による実施の形態におけるメモリ装置
の製造方法を示す概略図である。
の製造方法を示す概略図である。
【図３Ｃ】本発明による実施の形態におけるメモリ装置
の製造方法を示す概略図である。
の製造方法を示す概略図である。
１ メモリ装置
１１ メモリ基板
１１１ 基板
１１２ メモリセル領域
１１３ 周辺回路領域
１１４ 第１誘電体層
１１５ 第１金属層
１１６ コンタクトホール
１１７ スペーサ
１１８ 障壁層
１２ 絶縁層
１３ 遮蔽金属層
１３１ スペーサ
１４ 第２誘電体層
１４１ コンタクトホール
１５ 第２金属層
１６ フォトレジスト層
Claims (25)
- 【請求項１】 基板と、メモリセル領域と、周辺回路領
域と、第１誘電体層と、第１金属層とを有し、前記メモ
リセルと前記周辺回路領域が前記基板に形成され、前記
第１誘電体層が前記メモリセルと前記周辺回路領域に形
成され、前記第１金属層が前記第１誘電体層に形成され
ているメモリ基板を用意する工程と、 前記第１金属層と前記第１金属層に覆われていない前記
第１誘電体層に絶縁層を堆積させる工程と、 前記絶縁層に遮蔽金属層を堆積させ工程と、 前記絶縁層と前記遮蔽金属層をエッチングすることによ
り、前記第１金属上の前記絶縁層と前記遮蔽金属層、及
び前記周辺回路領域上方の前記遮蔽金属層を取り除く工
程と、 前記遮蔽金属層、前記遮蔽金属層に覆われていない前記
絶縁層、及び前記遮蔽金属層と前記絶縁層に覆われてい
ない前記第１金属層に、第２誘電体層を形成する工程
と、 前記第２誘電体層に第２金属層を形成する工程と、を含
むことを特徴とするメモリ装置の製造方法。 - 【請求項２】 前記第１誘電体層は、内誘電体層（ＩＬ
Ｄ）であることを特徴とする請求項１に記載のメモリ装
置の製造方法。 - 【請求項３】 前記第２誘電体層は、金属内誘電体層
（ＩＭＤ）であることを特徴とする請求項１に記載のメ
モリ装置の製造方法。 - 【請求項４】 前記第１金属層は、前記第１誘電体層に
形成された複数個コンタクトホールを介して、前記メモ
リセル領域及び前記周辺回路領域とそれぞれ電気的に接
続されることを特徴とする請求項１に記載のメモリ装置
の製造方法。 - 【請求項５】 前記第２金属層は、前記第２誘電体層に
形成された複数のコンタクトホールを介して、前記第１
金属層とそれぞれ電気的に接続されることを特徴とする
請求項１に記載のメモリ装置の製造方法。 - 【請求項６】 前記絶縁層と前記遮蔽金属層をエッチン
グする方法は、ドライエッチングであることを特徴とす
る請求項１に記載のメモリ装置の製造方法。 - 【請求項７】 前記遮蔽金属層は、窒化ケイ素から構成
されることを特徴とする請求項１に記載のメモリ装置の
製造方法。 - 【請求項８】 前記遮蔽金属層は、窒化チタンから構成
されることを特徴とする請求項１に記載のメモリ装置の
製造方法。 - 【請求項９】 前記遮蔽金属層は、チタンから構成され
ることを特徴とする請求項１に記載のメモリ装置の製造
方法。 - 【請求項１０】 前記メモリ基板は、前記第１金属層の
側辺に形成されたスペーサと、をさらに有することを特
徴とする請求項１に記載のメモリ装置の製造方法。 - 【請求項１１】 前記メモリ基板は、前記第１誘電体層
の上方、及び前記第１金属層と前記スペーサの下方に形
成された障壁層と、をさらに有することを特徴とする請
求項１０に記載のメモリ装置の製造方法。 - 【請求項１２】 前記障壁層は、窒化チタンから構成さ
れることを特徴とする請求項１１に記載のメモリ装置の
製造方法。 - 【請求項１３】 前記障壁層は、チタンから構成される
ことを特徴とする請求項１１に記載のメモリ装置の製造
方法。 - 【請求項１４】 基板と、メモリセル領域と、周辺回路
領域と、第１誘電体層と、第１金属層とを有し、前記メ
モリセル領域及び前記周辺回路領域が前記基板に形成さ
れ、前記第１誘電体層が前記メモリセル領域と前記周辺
回路領域に形成され、前記第１金属層が前記第１誘電体
層に形成されているメモリ基板と、 前記第１金属層に覆われていない前記第１誘電体層に形
成された絶縁層と、 前記メモリセル領域上方の前記絶縁層に形成された遮蔽
金属層と、 前記遮蔽金属層、前記遮蔽金属層に覆われていない前記
絶縁層、及び前記遮蔽金属層と前記絶縁層に覆われてい
ない第１金属層に形成された第２誘電体層と、 前記第２誘電体層に形成された第２金属層と、を備える
ことを特徴とするメモリ装置。 - 【請求項１５】 前記第１誘電体層は、内誘電体層であ
ることを特徴とする請求項１４に記載のメモリ装置。 - 【請求項１６】 前記第２誘電体層は、金属内誘電体層
であることを特徴とする請求項１４に記載のメモリ装
置。 - 【請求項１７】 前記第１金属層は、前記第１誘電体層
に形成された複数のコンタクトホールを介して、前記メ
モリセル領域及び前記周辺回路とそれぞれ電気的に接続
されることを特徴とする請求項１４に記載のメモリ装
置。 - 【請求項１８】 前記第２金属層は、前記第２誘電体層
に形成された複数のコンタクトホールを介して、前記第
１金属層とそれぞれ電気的に接続されることを特徴とす
る請求項１４に記載のメモリ装置。 - 【請求項１９】 前記遮蔽金属層は、窒化ケイ素から構
成されることを特徴とする請求項１４に記載のメモリ装
置。 - 【請求項２０】 前記遮蔽金属層は、窒化チタンから構
成されることを特徴とする請求項１４に記載のメモリ装
置。 - 【請求項２１】 前記遮蔽金属層は、チタンから構成さ
れることを特徴とする請求項１４に記載のメモリ装置。 - 【請求項２２】 前記メモリ基板は、前記第１金属層の
側辺に形成されたスペーサと、をさらに有することを特
徴とする請求項１４に記載のメモリ装置。 - 【請求項２３】 前記メモリ基板は、前記第１誘電体層
の上方、及び前記第１金属層と前記スペーサの下方に形
成された障壁層と、をさらに有することを特徴とする請
求項２２に記載のメモリ装置。 - 【請求項２４】 前記障壁層は、窒化チタンから構成さ
れることを特徴とする請求項２３に記載のメモリ装置。 - 【請求項２５】 前記障壁層は、チタンから構成される
ことを特徴とする請求項２３に記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002138894A JP3965323B2 (ja) | 2002-05-14 | 2002-05-14 | メモリ装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2002138894A JP3965323B2 (ja) | 2002-05-14 | 2002-05-14 | メモリ装置及びその製造方法 |
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|---|---|
| JP2003332471A true JP2003332471A (ja) | 2003-11-21 |
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| JP (1) | JP3965323B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734235B1 (ko) | 2005-01-10 | 2007-07-02 | 한국과학기술원 | 부유 게이트를 감싸는 차단막 또는 접지막을 이용하여누화(크로스-톡) 효과를 최소화하는 플래쉬 메모리 제조방법 및 구조. |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0282555A (ja) * | 1988-09-19 | 1990-03-23 | Hitachi Ltd | 半導体装置 |
| JPH05275652A (ja) * | 1992-01-30 | 1993-10-22 | Sony Corp | ポリシリコン薄膜トランジスタを備えるスタック型トランジスタ及びその製造方法 |
| JP2000156474A (ja) * | 1990-08-21 | 2000-06-06 | Seiko Epson Corp | 半導体装置、それを用いた半導体メモリ及びｃｍｏｓ半導体集積回路並びにその半導体装置の製造方法 |
| JP2001053287A (ja) * | 1999-06-02 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2001196372A (ja) * | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置 |
-
2002
- 2002-05-14 JP JP2002138894A patent/JP3965323B2/ja not_active Expired - Fee Related
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| KR100734235B1 (ko) | 2005-01-10 | 2007-07-02 | 한국과학기술원 | 부유 게이트를 감싸는 차단막 또는 접지막을 이용하여누화(크로스-톡) 효과를 최소화하는 플래쉬 메모리 제조방법 및 구조. |
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