TWI508064B - 以電荷阱為基礎之記憶體 - Google Patents

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Description

以電荷阱為基礎之記憶體
非揮發性半導體記憶體(NVSM)廣泛用於諸多電子裝置中，諸如個人數位助理(PDA)、膝上型電腦、行動電話、數位相機等等。此等記憶體中之某些記憶體在電荷捕獲之基礎上運作。
在附圖之圖中以舉例方式而非限制方式圖解說明某些實施例。
現將闡述一3D之以電荷阱為基礎之記憶體單元之實例性結構及製造其之實例性方法的實施例。在下文闡述中，出於解釋目的，闡述具有實例特有細節之眾多實例以提供對實例性實施例之一透徹瞭解。然而，熟習此項技術者將顯而易見，亦可在沒有此等實例特有細節之情況下實踐本發明之實例。
實例性實施例可包含在由導電及絕緣材料交替層形成之一平坦堆疊中形成一大致垂直開口(下文中稱作「垂直開口」)。雖然在此文件之整個剩餘部分中使用術語「垂直開口」，但應注意此做法僅係為了方便起見。因此，可使用更廣泛術語「大致垂直開口」替代每一例項中之術語「垂直開口」。
在垂直開口內側，可形成包含一第一層(例如，一阻擋電介質層)、一電荷阱層、一穿遂氧化物層及一磊晶矽部分之一大致垂直結構(下文中稱作「垂直結構」)。雖然在此文件之整個剩餘部分中使用術語「垂直結構」，但應注意此做法僅係為了方便起見。因此，可使用更廣泛術語「大致垂直結構」替代每一例項中之術語「垂直結構」。
類似地，為了方便起見，在此文件之整個剩餘部分中使用術語「金屬」來替代術語「導電材料」。應注意，可使用更廣泛術語「導電材料」替代每一例項中之術語「金屬」。導電材料可包括以下組份中之任何一者或多者：NiSi、Ru、Si、TaN、Ti、TiN、TiSi、WN及WSix ，以及其他組份。
最後，為了方便起見，在此文件之整個剩餘部分中使用術語「氧化物」替代術語「絕緣材料」。應注意，可使用更廣泛術語「絕緣材料」替代每一例項中之術語「氧化物」。一絕緣材料可包括以下組份中之任何一者或多者：AlOx 、HfAlOx 、LaAlOx 、LaOx 、SiN、SiO2 、ZrAlOx ZrOx 及ZrSiOx ，以及其他組份。另外，一絕緣材料可包含此等組份中之任何一者或多者之多個層。
可將下文進一步詳細闡述之包括此等絕緣材料之某些層闡述為阻擋電介質層。此等層包含具有一電介質層之層，該電介質層包含一多晶矽間電介質(IPD)。可將下文進一步詳細闡述之包括此等絕緣材料之某些層闡述為電荷阱層，諸如包含原子層沈積(ALD)SiN之彼等層。應注意，阻擋電介質層及電荷阱層兩者可各自包括上文所列示之絕緣材料中之一者或多者以及其他材料之多個層。
該垂直結構可包括電介質層、由穿遂氧化物層部分地覆蓋之磊晶矽部分及覆蓋該磊晶矽部分之一經曝露垂直表面及該穿遂氧化物層之電荷阱層。該電荷阱層可填充該穿遂氧化物層與該電介質層之間的一間隙。應注意，與阻擋電介質層及電荷阱層之情形一樣，該穿遂氧化物層可包括多個層，且該穿遂氧化物中之該等層中之每一者可包括上文所列示之絕緣材料中之任何一者或多者以及其他材料。
此3D結構可充當一NAND(非AND)以電荷阱為基礎(下文中稱作「電荷阱」)之記憶體裝置。在一電荷阱記憶體裝置中，替代一浮動閘極，可形成一電荷阱層以藉由捕獲電荷載子來儲存資訊。該3D結構包括一金屬-絕緣體-氮化物-氧化物-矽(MINOS)記憶體裝置，其包含一閘極電極(例如，圖1中之金屬層120)、一阻擋絕緣體層(例如，圖1中之IPD層150)、氮化物(例如，氮化矽)電荷阱層(例如，圖1中之電荷阱層180)、一穿遂氧化物層(例如，圖1中之穿遂氧化物層170)及一矽通道(例如，圖1中之磊晶矽160)。
該氮化矽層包括其中儲存資料之一材料層。藉由穿遂而穿過該穿遂氧化物層之電荷載子係捕獲於該氮化矽層中。該IPD層係作為一阻擋絕緣層形成於該氮化矽層上用於防止捕獲於該氮化矽層中之電荷載子逃逸出該氮化矽層。
圖1係圖解說明根據本發明之各種實施例之一以電荷阱為基礎之記憶體單元100之一部分之一剖視圖。以電荷阱為基礎之記憶體單元100(下文中稱作「電荷阱記憶體單元100」)形成於圖3之堆疊300中。圖1中所示之堆疊300之一部分包含金屬層120及140以及氧化物層110及130。應注意，雖然此圖中以及圖4至8中僅顯示總共四個金屬及氧化物層，但一實際記憶體裝置將具有額外金屬及氧化物層。在圖1及圖4至8中已人為地減少層之數目以便可容易看見該等層之結構，且可更容易理解單元100之製造製程。下文所闡述之圖3及圖9表示一更實際實施方案。
在堆疊300中之一開口內側，可形成垂直結構190。垂直結構190可包括一電介質層150、一磊晶矽部分(下文稱作「矽通道」)160、一穿遂氧化物層170及一電荷阱層180。在記憶體單元100中，金屬層120及矽通道160可分別表示一NAND MINOS電荷阱裝置之一閘極及一通道，其中電荷載子可係捕獲於電荷阱層180中。
圖2係圖解說明根據本發明之各種實施例圖1之一電荷阱記憶體單元100之一俯視圖200。俯視圖200顯示穿遂氧化物層170如何藉由大致環繞矽通道160而允許穿過矽通道160之電荷載子穿隧穿過穿遂氧化物層170以被捕獲於電荷阱層180中。如俯視圖200中所示，IPD層150亦大致環繞電荷阱層180並將其與金屬層140(亦有圖1之金屬層120)隔離，以減少或防止該等電荷載子洩漏至此等金屬層中。將在下文論述之圖3至8中闡述形成上文論述之層中所涉及之各種製程活動。
圖3係圖解說明根據本發明之各種實施例其中可形成以電荷阱為基礎之記憶體單元之導電及絕緣材料交替層之一堆疊300之一3D視圖。淺溝槽隔離物(STI)310可隔離堆疊300之其中可形成一3D記憶體陣列之記憶體單元列之部分。該記憶體陣列之每一列之記憶體單元可共享一共同閘極觸點(例如，金屬層120或140)，該共同閘極觸點亦運作為該記憶體陣列之一字線觸點。氧化物層110及130使金屬層120與140絕緣。雖然此圖中及圖9中顯示6個金屬及氧化物層，但在一特定應用中使用之層之總數目可自6(如圖所示)至一幾乎無限數目內極大地變化。在諸多實施例中，頂部金屬層及底部金屬層形成選擇閘極。頂部與底部金屬層之間的層形成串。
圖4係圖解說明根據本發明之各種實施例在一垂直開口之壁上形成一第一層之後的圖3之一製程中堆疊之一剖視圖400。形成圖1之電荷阱記憶體單元100之製程可藉由在圖3之堆疊300中形成一垂直開口410開始。於形成在圖3之堆疊300上界定該等開口之水平位置之一蝕刻遮罩之後，可藉由一蝕刻製程(例如，濕式蝕刻或乾式蝕刻等)來形成垂直開口410。由於該蝕刻製程之限制，垂直開口410之壁結果可係僅大致垂直。圖4顯示可用於形成為垂直結構之兩個垂直開口410。可用一IPD層150覆蓋垂直開口410之壁。在圖4至8中，僅顯示兩個開口410，作為在一實際裝置中通常將大得多之一開口陣列之部分。已人為地減少開口410之數目以便可容易看見該等層之結構，且可更容易理解該單元之製造製程。
該IPD層之沈積可使用與用於界定該垂直開口之水平位置相同之遮罩層而跟在該垂直開口之形成之後。IPD層150可包括熱生長的或使用(例如)低壓化學氣相沈積(LPCVD)或電漿增強化學氣相沈積(PECVD)而沈積之一絕緣材料(諸如二氧化矽)。IPD層150可包括可使用習知方法沈積之其他絕緣材料，諸如一氧化物-氮化物-氧化物(ONO)複合物層。IPD層150通常可具有約10 nm至約30 nm之一厚度範圍。
在實例性實施例中，IPD層18可包括一高k材料，諸如(例如)上文所列示的或許使用一LPCVD技術或一快速熱化學氣相沈積(RTCVD)製程沈積之絕緣材料中之任一者以及其他材料。包括高k材料之IPD層150通常可係沈積至(例如)約5 nm至約30 nm之一厚度。應注意，所期望厚度與IPD層150之成份之實際k值及記憶體單元100之某些參數有關。該IPD層可使金屬層120及140與圖1之垂直結構190之將如下文所論述在剩餘垂直開口410中形成之一剩餘部分絕緣。
圖5係圖解說明根據本發明之各種實施例在IPD層150上形成一第二層之後之圖4之一製程中堆疊之一剖視圖500。該第二層可包括熟習此項技術者亦稱作一「間隔件層」之犧牲層520。可藉由使用諸如CVD或物理氣相沈積(PVD)或ALD之習用沈積方法沈積一電介質材料層來形成犧牲層520。該電介質材料可包含諸如氮化矽(SiN)之一氮化物或二氧化矽(SiO2)。犧牲層520可係沈積至介於約1 nm至約30 nm之範圍內之一厚度。現將論述剩餘垂直開口510之處理。犧牲層520亦可沈積於開口510之底部處，但可使用一間隔件蝕刻來移除。
圖6係圖解說明根據本發明之各種實施例在用磊晶矽填充垂直開口之剩餘部分並移除犧牲層之後之圖5之一製程中堆疊之一剖視圖600。在形成圖1之電荷阱記憶體單元100之製程的此階段處，如圖6中所示，可藉由磊晶矽材料650填充圖5的剩餘垂直開口510。可藉由熟習此項技術者已知的製程來執行磊晶矽材料650的形成。在某些實施例中，可由其他形式之矽材料(諸如多晶矽)替換磊晶矽材料650。
在用磊晶矽材料650或其他替代矽材料填充該剩餘垂直開口之後，可移除圖5之犧牲層520。可藉由習知蝕刻製程(諸如濕式蝕刻製程)來執行犧牲層520之移除。該濕式蝕刻製程中所使用之溶劑取決於用於犧牲層520之材料。犧牲層520之移除可在IPD層150與磊晶矽層160之間形成一開口620，因此曝露磊晶矽材料650之側以供進一步處理，如現在相對於圖7所論述。
圖7係圖解說明根據本發明之各種實施例在形成一穿遂氧化物層之後之圖6之一製程中堆疊之一剖視圖700。可藉由熱氧化位於開口620中之磊晶矽材料650之經曝露區域而在磊晶矽材料650上形成穿遂氧化物層750。磊晶矽之熱氧化係一眾所習知的製程，且可包含(例如)將磊晶矽材料650之所期望區域曝露至習知條件下的乾燥氧或氧化氮。在形成穿遂氧化物層750之後，一開口720保持於穿遂氧化物層750與IPD層150之間，可如圖8中所闡述般對其進行處理。
圖8係圖解說明根據本發明之各種實施例在形成用於移除磊晶矽之部分之一遮罩之後的圖7之一製程中堆疊之一剖視圖。此處理之目標係形成圖2中所示之一電荷阱層180。然而，為允許前體流過該整個開口且大致填充圖7之開口720，可移除圖7之磊晶矽材料650之一部分。經圖案化遮罩810可覆蓋該堆疊之頂部，除了經曝露區域830以外，該等經曝露區域允許蝕刻該磊晶矽之不合意部分820及穿遂氧化物層750之位於經曝露區域830下方之部分。
可藉由習知蝕刻製程來執行該磊晶矽及穿遂氧化物之蝕刻，諸如使用一乾式蝕刻或乾式蝕刻與濕式蝕刻方案之組合。在完成該蝕刻製程之後，可用電荷阱材料填充剩餘開口以形成圖1及圖2中所示之電荷阱層180。可藉由習知製程來形成電荷阱層180，諸如藉由ALD(或許使用氮化矽(Si3N4))或CVD、PVD及其他製程。
圖9係圖解說明根據本發明之各種實施例用於程式化圖1之電荷阱記憶體單元100之各種觸點之連接之一3D視圖900。圖9中所示之觸點包含字線(WL)觸點910、源極觸點950及位元線(BL)觸點960。源極觸點950可形成於一基板(未顯示)上。在將觸點910、950、960連接至熟習此項技術者習知的各種信號之後，可藉由自該基板穿遂、將一高電場置於控制閘極上(例如，當將一正電壓施加至耦合至WL觸點910中之一者之一字線時)將電子注入至形成於氧化物層935、945之間的電荷阱層中。此等電子儲存於該電荷阱層(例如，圖1之電荷阱層180)之阱位點中並更改裝置之臨限電壓Vt。可藉由使該等所捕獲之電子穿遂回至該基板中或藉由使電洞穿遂至該電荷阱層中(例如，藉由將一負電壓置於耦合至WL觸點910中之一者之字線上)來擦除該等電子所表示之資料。
圖10係圖解說明根據本發明之各種實施例用於形成圖1之電荷阱記憶體單元100之一方法1000之一高級流程圖。在操作1010處，可在圖3之堆疊300中形成一垂直開口。在操作1020處，如上文相對於圖4至圖8所闡述，形成包含如圖1中所示之第一層(例如，圖4之IPD層150)、電荷阱層180、穿遂氧化物層170及磊晶矽部分160的圖1之一垂直結構190。
圖11係圖解說明根據本發明之各種實施例用於形成圖1之電荷阱記憶體單元100之一方法1100之一流程圖。在操作1110處，可在圖3之堆疊300中形成一垂直開口。在操作1120處，可在該垂直開口之壁上形成一第一層(例如，諸如圖4之IPD層150之一阻擋電介質層)，如上文相對於圖4所闡述。在操作1130處，可在IPD層150上形成圖5之一犧牲層520(對於細節，參見上文對圖5之闡述)。
方法1100可繼續以包含操作1140之活動，其涉及用圖6之磊晶矽材料650來填充圖5之剩餘垂直開口510(對於細節，參見上文對圖6之闡述)。在操作1150處，可移除犧牲層520以留下一開口620，如圖6中所示(對於細節，參見上文對圖6之闡述)。
在操作1160處，如上文相對於圖7所闡述，可在圖7之磊晶矽材料650上形成圖7之穿遂氧化物層750。在操作1170處，可移除圖6之磊晶矽材料650之部分以促進該電荷阱層之形成(對於細節，參見對圖6之闡述)。最後，在操作1180處，可形成電荷阱層180以填充穿遂氧化物層170與IPD層150之間的間隙，並覆蓋位於該垂直開口中之磊晶矽部分160及IPD層150之經曝露表面。
在某些實施例中，可將涉及IPD層150之形成之操作1120延期至在操作1180之後執行。在此實施例中，電荷阱層180將覆蓋穿遂氧化物層170及磊晶矽部分160之經曝露表面。可使用習知製程用IPD層150來填充電荷阱層180與該垂直開口之壁之間的一剩餘間隙。
圖12係圖解說明根據本發明之各種實施例之一系統1200之一圖示。系統1200可包含一處理器1210、一記憶體裝置1220、一記憶體控制器1230、一圖形控制器1240以及一輸入及輸出(I/O)控制器1250、一顯示器1252、一鍵盤1254、一指向裝置1256及一週邊裝置1258。一匯流排1260將所有此等裝置耦合在一起。一時鐘產生器1270經由匯流排1260將一時鐘信號提供至系統1200之該等裝置中之至少一者。時鐘產生器1270之一實例可包含位於一電路板(諸如一母板)中之一振盪器。系統1200中所示之兩個或更多個裝置可形成於一單個晶片中。
記憶體裝置1220可包括包含圖1之電荷阱記憶體單元100之一非揮發性記憶體。匯流排1260可係一電路板上之互連跡線或可係一個或多個電纜。匯流排1260亦可藉由無線手段(諸如藉由電磁輻射，例如，無線電波)耦合系統1200之該等裝置。週邊裝置1258可係一列印機、一可選裝置，諸如一CD-ROM及一DVD讀取器及寫入器、諸如一軟磁碟驅動器之一磁性裝置讀取器及寫入器或諸如一麥克風之一音訊裝置。
圖12所表示之系統1200可包含電腦(例如，桌上型電腦、膝上型電腦、手持式電腦、伺服器、Web器具、路由器等)、無線通信裝置(例如，蜂巢式電話、無繩電話、傳呼機、個人數位助理等)、電腦相關週邊裝置(例如，列印機、掃描儀、監視器等)、娛樂裝置(例如，電視、無線電設備、立體聲設備、磁帶及光碟播放器、磁帶錄影機、攝錄像機、數位相機、MP3(動畫專家群，音訊層3)播放器、視訊遊戲、表等)，及諸如此類。
已闡述一3D電荷阱記憶體單元之實例性結構及製造其之實例性方法。雖然已闡述具體實施例，但將顯而易見，可對此等實施例做出各種修改及改變。因此，應將說明書及圖式視為具有一說明性而非一限制性意義。
提供本發明摘要以符合37 C.F.R. § 1.72(b)，其需要允許讀者快速獲取該技術性發明之性質之一摘要。該發明摘要係以將不用於闡釋或限制申請專利範圍為條件提交的。另外，在前述具體實施方式中，可看出，出於簡化本發明之目的將各種特徵集合於單個實施例中。不應將本發明之此方法闡釋為限制申請專利範圍。因此，特此將以下申請專利範圍併入至具體實施方式中，其中每一請求項獨立地作為一單獨實施例。
100．．．記憶體單元
110．．．氧化物層
120．．．金屬層
130．．．氧化物層
140．．．金屬層
150．．．電介質層
160．．．磊晶矽部分
170．．．穿遂氧化物層
180．．．電荷阱層
190．．．垂直結構
300．．．堆疊
310．．．淺溝槽隔離物
410．．．垂直開口
510．．．開口
520．．．犧牲層
620．．．開口
650．．．磊晶矽材料
720．．．開口
750．．．穿遂氧化物層
810．．．經圖案化遮罩
820．．．磊晶矽之不合意部分
830．．．經曝露區域
910．．．字線觸點
935．．．氧化物層
940．．．金屬層
945．．．氧化物層
950．．．源極觸點
960．．．位元線觸點
1200．．．系統
1210．．．處理器
1220．．．記憶體裝置
1230．．．記憶體控制器
1240．．．圖形控制器
1250．．．輸入/輸出控制器
1252．．．顯示器
1254．．．鍵盤
1256．．．指向裝置
1258．．．週邊裝置
圖1係根據本發明之各種實施例之一以電荷阱為基礎之記憶體單元之一部分之一剖視圖；
圖2係圖解說明根據本發明之各種實施例圖1之一以電荷阱為基礎之記憶體單元之一俯視圖；
圖3係圖解說明根據本發明之各種實施例其中可形成圖1之以電荷阱為基礎之記憶體單元之導電及絕緣材料交替層之一堆疊之一三維(3D)視圖；
圖4係圖解說明根據本發明之各種實施例在一垂直開口之壁上形成一第一層之後的圖3之一製程中堆疊之一剖視圖；
圖5係圖解說明根據本發明之各種實施例在第一層上形成一第二層之後的圖4之一製程中堆疊之一剖視圖；
圖6係圖解說明根據本發明之各種實施例在用磊晶矽填充垂直開口之一剩餘部分並移除犧牲層之後的圖5之一製程中堆疊之一剖視圖；
圖7係圖解說明根據本發明之各種實施例在形成一穿遂氧化物層之後的圖6之一製程中堆疊之一剖視圖；
圖8係圖解說明根據本發明之各種實施例在形成用於移除磊晶矽之部分之一遮罩之後的圖7之一製程中堆疊之一剖視圖；
圖9係圖解說明根據本發明之各種實施例用於程式化圖1之以電荷阱為基礎之記憶體單元之各種觸點之連接之一3D視圖；
圖10係圖解說明根據本發明之各種實施例形成圖1之以電荷阱為基礎之記憶體單元之一方法之一流程圖；
圖11係圖解說明根據本發明之各種實施例形成圖1之以電荷阱為基礎之記憶體單元之一方法之一流程圖；及
圖12係圖解說明根據本發明之各種實施例之一系統之一圖示。
100．．．記憶體單元
110．．．氧化物層
120．．．金屬層
130．．．氧化物層
140．．．金屬層
150．．．電介質層
160．．．磊晶矽部分
170．．．穿遂氧化物層
180．．．電荷阱層
190．．．垂直結構

Claims (29)

  1. 一種製造一電荷阱記憶體單元之方法，其包括：在由導電及絕緣材料交替層形成之一平坦堆疊中形成一大致垂直開口；及在該大致垂直開口中形成一大致垂直結構，該大致垂直結構至少由一第一層、一電荷阱層、一穿遂氧化物層及一磊晶矽部分形成，其中形成該大致垂直結構包括：在該大致垂直開口之一壁上形成該第一層；在該第一層上形成一第二層；用一磊晶矽材料填充該大致垂直開口之一剩餘部分；移除該第二層；及在該磊晶矽材料上形成該穿遂氧化物層。
  2. 如請求項1之方法，其中該形成該等導電及絕緣材料包括：形成包括以下各項中之任何一者或多者之一金屬：NiSi、Ru、Si、TaN、Ti、TiN、TiSi、WN及WSix ，並形成包括以下各項中之任何一者或多者之一氧化物：AlOx 、HfAlOx 、LaAlOx 、LaOx 、SiN、SiO2 、ZrAlOx 、ZrOx 及ZrSiOx 。
  3. 如請求項1之方法，其中該由該第一層形成該大致垂直結構包括：形成包含多晶矽間電介質(IPD)之一電介質層。
  4. 如請求項1之方法，其中該由該電荷阱層形成該大致垂 直結構包括：形成原子層沈積(ALD)氮化矽。
  5. 如請求項1之方法，其中形成該大致垂直結構包括：填充該大致垂直開口之自該大致垂直開口之一頂部觀察之一部分。
  6. 如請求項1之方法，進一步包括：移除該磊晶矽材料之一部分以形成該磊晶矽部分；及形成該電荷阱層以填充該穿遂氧化物層與該第一層之間的間隙，並覆蓋該磊晶矽部分之至少一個經曝露表面及該第一層。
  7. 如請求項6之方法，其中該第二層包括一犧牲層。
  8. 如請求項6之方法，進一步包括：形成一位元線觸點，並將該位元線觸點電耦合至該磊晶矽部分。
  9. 如請求項1之方法，進一步包括：在形成於一基板上且電耦合至該磊晶矽部分之一源極觸點上形成該平坦堆疊。
  10. 如請求項1之方法，其中該等導電材料層中之至少一者包括該電荷阱記憶體單元之一字線。
  11. 如請求項1之方法，進一步包括：在兩個絕緣層之間形成一導電層。
  12. 一種製造一記憶體單元之方法，其包括：在由導電及絕緣材料交替層形成之一平坦堆疊中形成一大致垂直開口；及在該大致垂直開口中形成一大致垂 直結構，該大致垂直結構至少由一第一層、一電荷阱層、一穿遂氧化物層及一磊晶矽部分形成，其中該第一層包括一犧牲層且該形成該大致垂直結構包括：在該大致垂直開口之一壁上形成該犧牲層；用一磊晶矽材料填充該大致垂直開口之一剩餘部分；移除該犧牲層；在磊晶矽材料上形成該穿遂氧化物層；移除該磊晶矽材料之一部分以形成該磊晶矽部分；形成該電荷阱層以覆蓋該磊晶矽部分之經曝露表面；及形成一電介質層以填充該電荷阱層與該大致垂直開口之該壁之間的間隙。
  13. 一種電荷阱記憶體單元，其包括：一大致垂直結構，其包含至少一電介質層、一電荷阱層、一穿遂氧化物層及一磊晶矽部分，其等形成於在由導電及絕緣材料交替層形成之一平坦堆疊中產生之一大致垂直開口的內側，其中該電荷阱層與該磊晶矽部分之一大致垂直表面直接接觸，該磊晶矽部分具有自該磊晶矽部分之一頂部延伸至該磊晶矽部分之一底部之一高度。
  14. 如請求項13之電荷阱記憶體單元，其中該電介質層包括一多晶矽間電介質(IPD)層，且其中該電荷阱層包括原子層沈積(ALD)氮化矽。
  15. 如請求項13之電荷阱記憶體單元，其中該大致垂直結構 填充該大致垂直開口之自該大致垂直開口之一頂部觀察的一部分，且進一步包含填充該穿遂氧化物層與該電介質層之間之一間隙之該電荷阱層。
  16. 如請求項13之電荷阱記憶體單元，其中該大致垂直結構包括：該電介質層，其大致覆蓋該大致垂直開口之一壁；及該磊晶矽部分，其由該穿遂氧化物層以及該電荷阱層部分地覆蓋，其中該電荷阱層覆蓋該磊晶矽部分之至少一個經曝露垂直表面及該穿遂氧化物層。
  17. 如請求項13之電荷阱記憶體單元，進一步包括：一位元線觸點，其電耦合至該磊晶矽部分。
  18. 如請求項13之電荷阱記憶體單元，進一步包括：一源極觸點，其形成於該平坦堆疊下方且電耦合至該磊晶矽部分。
  19. 如請求項13之電荷阱記憶體單元，其中該等導電材料層中之至少一者包括：該電荷阱記憶體單元之一字線。
  20. 一種記憶體，其包括：複數個記憶體單元，其中該複數個記憶體單元中之每一記憶體單元包括如請求項13之一電荷阱記憶體單元。
  21. 一種製造一電荷阱記憶體單元之方法，其包括：在由導電及絕緣材料交替層形成之一平坦堆疊中形成一大致垂直開口；在該大致垂直開口之一壁上形成一電介質層； 在該電介質層上形成一犧牲層；用一磊晶矽材料填充該大致垂直開口之一剩餘部分；移除該犧牲層；在該磊晶矽材料上形成一穿遂氧化物層；移除該磊晶矽材料之一部分以形成一磊晶矽部分；及形成一電荷阱層以填充該穿遂氧化物層與該電介質層之間的間隙，並覆蓋該磊晶矽部分之至少一個經曝露表面及該電介質層。
  22. 如請求項21之方法，其中該形成該電荷阱層包括：形成一原子層沈積(ALD)氮化矽。
  23. 如請求項21之方法，進一步包括：形成一位元線觸點，並將該位元線觸點電耦合至該磊晶矽部分。
  24. 一種製造一記憶體單元之方法，其包括：在由導電及絕緣材料交替層形成之一平坦堆疊中形成一大致垂直開口；在該大致垂直開口之一壁上形成一犧牲層；用一磊晶矽材料填充該大致垂直開口之一剩餘部分；移除該犧牲層；在該磊晶矽材料上形成一穿遂氧化物層；移除該磊晶矽材料之一部分以形成一磊晶矽部分；形成一電荷阱層以覆蓋該穿遂氧化物層及該磊晶矽部分之經曝露表面；及在該大致垂直開口之該壁上形成一電介質層以填充該 大致垂直開口之該壁與覆蓋該穿遂氧化物層之該電荷阱層之間的間隙。
  25. 如請求項24之方法，其中該形成該電荷阱層包括：形成一原子層沈積(ALD)氮化矽。
  26. 如請求項24之方法，進一步包括：形成一位元線觸點，並將該位元線觸點電耦合至該磊晶矽部分。
  27. 一種具有記憶體單元之系統，該系統包括：一處理器；一記憶體裝置，其耦合至該處理器，該記憶體裝置包括一個或多個電荷阱記憶體單元，該等電荷阱記憶體單元中之每一者包括：一大致垂直結構，其包含至少一電介質層、一電荷阱層、一穿遂氧化物層及一磊晶矽部分，其等形成於在由導電及絕緣材料交替層形成之一平坦堆疊中產生之一大致垂直開口的內側，其中該電荷阱層與該磊晶矽部分之一大致垂直表面直接接觸，該磊晶矽部分具有自該磊晶矽部分之一頂部延伸至該磊晶矽部分之一底部之一高度。
  28. 如請求項27之系統，其中該電介質層包括一多晶矽間電介質(IPD)層，且其中該電荷阱層包括原子層沈積(ALD)氮化矽。
  29. 如請求項27之系統，其中該大致垂直結構包含填充該穿遂氧化物層與該電介質層之間之間隙之該電荷阱層。
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