CN108074932A - 半导体器件及其制作方法、电子装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract
本发明提供一种半导体器件及其制作方法、电子装置，该制作方法包括下述步骤：提供半导体衬底，所述半导体衬底至少包括存储单元器件区，在所述存储单元器件区的半导体衬底上形成由存储单元组成的存储阵列；在所述半导体衬底上形成初始层间介电层、第一层间介电层、第二层间介电层和第三层间介电层；在所述第三层间介电层中形成用于形成第一金属层的沟槽；在所述第二层间介电层中形成源区的顶部接触孔和漏区的顶部接触孔；形成源漏区顶部接触，以及第一金属层，其中，在图形化所述第二层间介电层时，以图形化的所述第三层间介电层自对准进行。该制作方法可以简化顶部接触孔布图并降低成本。该半导体器件和电子装置具有类似的优点。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法、电子装置。
背景技术
随着可携式个人设备的流行，对存储器的需求进一步的增加，对存储器技术的研究成为了信息技术研究的重要方向，为了更好地提高存储密度和数据存储的可靠性，研发重点逐渐主要集中在非挥发性存储器(NVM，non-volatile memory)。NOR(“或非”型电子逻辑门)型快闪存储器能够以随机存取的方式来被读取或者被程式化，并由于其非易失性(non-volatility)、耐久性(durability)以及快速的存取时间而在移动装置中被广泛地使用。
对于非易失性存储器(NVM)，当存储单元器件区尺寸小于55纳米，有源区间距(AApitch)缩小到小于120nm时，受到现有技术及设备的限制，已经不能使用自对准工艺来制备Nor Flash器件。相应的控制栅间距缩小到小于230nm，且存储单元器件区间隙壁沉积后，控制栅间距会小于60nm，这导致存储单元器件区部分深宽比很高(例如大于6)。对于这种高深宽比，接触孔(Contact，简称CT)刻蚀工艺难度很大，并且很容易停止刻蚀，从而导致接触孔开路。
为解决上述问题，目前一种做法时采用两步法制作源漏区接触孔，即将源漏区接触孔分为底部接触孔和顶部接触孔。图1示出目前一种NOR Flash器件的布局示意图。如图1所示，NOR型闪存器件包括存储单元器件区(Cell area)和字线带状接触区(Word linestrap contact area，简称WL strap CT area)，存储单元器件区和字线带状接触区被沿Y方向布置隔离结构(STI)划分为多个沿Y方向的有源区AA。在存储单元器件区形成由多个存储单元组成存储阵列，在字线(WL，word line，图中示意性画出WL0～WL3)方向为堆叠栅，栅堆叠两侧沿位线(BL，bit line，图中示意性画出BL12～BL16)方向为源漏区，堆叠栅自下而上依次包括浮栅(floating gate)、介质层(IPD，Inter-Poly Delectric)和控制栅(contorl gate)，浮栅为存储层，在一条WL上，存储单元沟道之间通过浅沟槽(STI)进行隔离，存储单元的控制栅(CG)连在一起。漏极接触包括位于有源区漏区之上的底部接触(漏极所在行上CCT相反的位置)和顶部接触(CCT2)，其底部接触和顶部接触呈长方形或椭圆形，每列存储单元(即，位线方向)的漏极顶部接触与第一金属层(Metal1简称M1)连接。源极接触同样包括位于有源区源区之上的底部接触(源极所在上CCT相反的位置)和顶部接触(CCT2)，其中，底部接触呈长沟槽状，使得每个源线(source line，简称SL)可以形成公共源，从而通过一个顶部接触(CCT2)与第一金属层M1连接。在字线带状接触区形成虚拟存储阵列，并在虚拟存储阵列上形成控制栅接触，控制栅接触包括位于控制栅上的底部接触(GCT)和顶部接触CCT2，顶部接触与第二金属层连接。
虽然采用上述布图制作NOR闪存器件可以克服接触孔容易开路的问题，但是布图复杂，制作成本较高，因此，需要提出一种新的半导体器件的制作方法，以解决上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明提出一种半导体器件的制作方法，可以简化NOR闪存器件的顶部接触孔的布图，并降低成本。
本发明一方面提供一种半导体器件的制作方法，其包括下述步骤：提供半导体衬底，所述半导体衬底至少包括存储单元器件区，在所述存储单元器件区的半导体衬底中形成隔离结构和被所述隔离结构分隔的有源区，在所述存储单元器件区的半导体衬底上形成由存储单元组成的存储阵列；在所述半导体衬底上形成初始层间介电层，并在所述初始层间介电层中形成源区底部接触和漏区底部接触；在所述初始层间介电层上形成第一层间介电层、第二层间介电层和第三层间介电层；图形化所述第三层间介电层，以在所述第三层间介电层中形成用于形成第一金属层的沟槽；图形化所述第二层间介电层，以在所述第二层间介电层中形成源区的顶部接触孔和漏区的顶部接触孔，所述源区的顶部接触孔和漏区的顶部接触孔与所述沟槽连通，且与对应的源区底部接触和漏区底部接触接触；以导电材料填充所述沟槽以及源区的顶部接触孔和漏区的顶部接触孔，以形成源区顶部接触和漏区顶部接触，以及与所述源区顶部接触和漏区顶部接触连接的第一金属层，其中，在图形化所述第二层间介电层时，以图形化的所述第三层间介电层自对准进行。
优选地，图形化所述第三层间介电层，以在所述第三层间介电层中形成用于形成第一金属层的沟槽的步骤包括：在所述第三层间介电层上形成硬掩膜层和图形化的第一光刻胶层，所述图形化的第一光刻胶层具有所述第一金属层的图案，所述第一金属层的图案与所述有源区的图案一致；以所述图形化的第一光刻胶层为掩膜刻蚀所述硬掩膜层，以将所述第一金属层的图案转移至所述硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述第三层间介电层，在所述第三层间介电层中形成用于形成第一金属层的沟槽。
优选地，所述硬掩膜层包括硬掩膜材料层和位于所述掩膜材料层之上的抗反射层。
优选地，图形化所述第二层间介电层，以在所述第二层间介电层中形成源区的顶部接触孔和漏区的顶部接触孔的步骤包括：形成覆盖所述第二层间介电层和第三层间介电层的第二光刻胶层，并图形化所述第二光刻胶层以形成源区顶部接触孔图案和漏区顶部接触孔图案；以所述图形化的第二光刻胶层为掩膜刻蚀所述第二层间介电层，以形成源区顶部接触孔和漏区顶部接触孔，其中，所述源区顶部接触孔图案和漏区顶部接触孔图案均呈矩形状。
优选地，在所述第三层间介电层和所述硬掩膜层之间还形成有保护层。
优选地，所述保护层采用金属材料。
优选地，在所述初始层间介电层中形成源区底部接触和漏区底部接触的步骤包括：图形化所述存储单元器件区中的初始层间介电层，在不用于形成源区底部接触和漏区底部接触的地方形成接触孔，以隔离材料填充所述接触孔；对所述存储单元器件区中的初始层间介电层进行翻转刻蚀，以形成源区底部接触孔和漏区底部接触孔；以导电材料填充所述源区底部接触孔和漏区底部接触孔，以形成源区底部接触和漏区底部接触。
优选地，所述半导体衬底还包括字线带状接触区，在所述字线带状接触区中形成有虚拟存储阵列，所述虚拟存储阵列的控制栅与所述存储单元器件区中存储阵列对应的控制栅连接，在所述字线带状接触区上的控制栅上形成有控制栅接触和与所述控制栅接触连接的第一金属层。
优选地，在形成所述第二层间介电层之前还包括下述步骤：
对所述第一层间介电层进行回蚀刻和平坦化，以去除所述第一层间介电层高于所述存储阵列的部分。
本发明提出的半导体器件的制作方法，可以简化顶部接触的布图，降低顶部接触孔所用光罩的水平等级)(grade level)，从而降低了光罩成本和工艺难度，进而降低了制作成本。
本发明另一方面提供一种采用上述方法制作的半导体器件，该半导体器件包括：半导体衬底，所述半导体衬底上至少包括存储单元器件区，在所述存储单元器件区的半导体衬底中形成隔离结构和被所述隔离结构分隔的有源区，在所述存储单元器件区的半导体衬底上形成有由存储单元组成的存储阵列；在所述半导体衬底上形成有初始层间介电层，在所述初始层间介电层中形成有源区底部接触和漏区底部接触；在所述初始层间介电层上形成有第一层间介电层、第二层间介电层和第三层间介电层，在所述第二层间介电层中形成有源区顶部接触和漏区顶部接触，所述源漏区的源区顶部接触和漏区顶部接触分别与所述源区底部接触和漏区底部接触连接；在所述第二层间介电层上形成有第三层间介电层，在所述第三层间介电层中形成有与所述顶部接触连接的第一金属层。
本发明提出的半导体器件具有布图简化、成本较低的优点。
本发明再一方面提供一种电子装置，其包括如上所述的半导体器件以及与所述半导体器件相连接的电子组件。
本发明提出的电子装置，由于具有上述半导体器件，因而具有类似的优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出目前一种NOR Flash器件的布局示意图；
图2示出了根据本发明一实施方式的半导体器件的制作方法的步骤流程图
图3A～图21E示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的各方向的剖面示意图以及各步骤所对应的布局示意图；
图22示出了根据本发明一实施方式的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
如前所述，在制作NOR型快闪存储器的CCT时，存在布图复杂，成本高的缺点，本发明针对这种情况，提出一种半导体器件的制作方法，其可以简化顶部接触的布图，并降低成本。
如图2所示，该制作方法包括：步骤200，提供半导体衬底，所述半导体衬底至少包括存储单元器件区，在所述存储单元器件区的半导体衬底中形成隔离结构和被所述隔离结构分隔的有源区，在所述存储单元器件区的半导体衬底上形成由存储单元组成的存储阵列；步骤201，在所述半导体衬底上形成初始层间介电层，并在所述初始层间介电层中形成源区底部接触和漏区底部接触；步骤202，在所述初始层间介电层上形成第一层间介电层、第二层间介电层和第三层间介电层；步骤203，图形化所述第三层间介电层，以在所述第三层间介电层中形成用于形成第一金属层的沟槽；步骤204，图形化所述第二层间介电层，以在所述第二层间介电层中形成源区的顶部接触孔和漏区的顶部接触孔，所述源区的顶部接触孔和漏区的顶部接触孔与所述沟槽连通，且与对应的源区底部接触和漏区底部接触接触；步骤205，以导电材料填充所述沟槽以及源区的顶部接触孔和漏区的顶部接触孔，以形成源区顶部接触和漏区顶部接触，以及与所述源区顶部接触和漏区顶部接触连接的第一金属层，其中，在图形化所述第二层间介电层时，以图形化的所述第三层间介电层自对准进行。
如图1所示，第一金属层和顶部接触在X方向上的宽度尺寸一致，本发明提出的半导体器件的制作方法利用这一点，将第一金属层和顶部接触的制作一体进行，而不是如常规制作方法中先制作顶部接触，再制作第一金属层，这样可以简化顶部接触的布图，先形成第一金属层的沟槽，然后通过自对准工艺形成顶部接触孔，从而降低了顶部接触孔所用光罩的水平等级(grade level)，降低了光罩成本和工艺难度，从而降低了制作成本。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面将参照图图3A至图21E对本发明一实施方式的半导体器件的制作方法做详细描述，其中图3A～图21E示出了根据本发明一实施方式的半导体器件的制作方法依次实施各步骤所获得半导体器件的各方向的剖面示意图以及各步骤所对应的版图。
在本实施例中，以制作NOR存储器的接触和第一金属层为例来具体说明本发明提出的半导体器件的制作方法。请参考上述附图，本实施例的半导体器件的制作方法包括下述步骤：
首先，提供半导体衬底，并在所述半导体衬底上形成存储阵列。
请参考图3A至图3E，其中，图3A为本步骤对应的半导体器件的布局示意图，图3B为存储单元器件区的沿有源区沿Y方向的剖视图；图3C为字线带状接触区隔离结构区域沿Y方向的剖视图；图3D为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图3E为字线带状接触区控制栅区域沿X方向的剖视图。
如图3A至图3E所示，提供半导体衬底300，所述半导体衬底300至少包括存储单元器件区(Cell area)和字线带状接触区(Word line strap contact area，简称WL strap)，在所述存储单元器件区和字线带状接触区的半导体衬底中形成隔离结构301以及被所述隔离结构301分隔的有源区(active area，简称AA)，在所述存储单元器件区和字线带状接触区的有源区上分别形成由多个存储单元组存储阵列和虚拟存储阵列，所述存储阵列和虚拟存储阵列在字线(例如WL0～WL2)方向为堆叠栅，堆叠栅两侧沿位线(例如，BL15～BL16)方向为源漏区，堆叠栅自下而上依次包括隧穿氧化层302、浮栅303、介质层304、控制栅305和控制栅硬掩膜层306，浮栅303为存储层，在一条字线上，存储单元沟道之间通过浅隔离结构进行隔离，存储单元的控制栅305连在一起。
其中，半导体衬底300可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底300上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底300中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
半导体衬底300中的隔离结构301，可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，其可以通过本领域常用的方法形成，以定义并分隔有源区。作为示例，在隔离结构301采用浅沟槽隔离(STI)结构，且在存储单元器件区和字线带状接触区，隔离结构301呈矩形状沿Y方向延伸，沿X方向间隔布置，从而形成多个沿Y方向延伸的有源区AA。
隧穿氧化层302示例性地为氧化硅层，其可以通过诸如热氧化法、PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。浮栅303示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。介质层304比如为氧化物、氮化物等介电材料，优选地，在本实施例中，介质层304采用ONO结构(即，氧化物-氮化物-氧化物)，这样既具有良好的界面性能，也具有良好的介电性能和合适的厚度。控制栅305示例性地采用例如多晶硅等半导体材料，并通过选择分子束外延(MBE)、金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种形成。控制栅硬掩膜层306可以采用各种合适的掩膜材料，例如氧化物、氮化物、氮氧化物等。示例性地，在本实施例中，控制栅硬掩膜层306采用氮化物，示例性地为氮化硅，可以通过诸如PVD(物理气相沉积)、CVD(化学气相沉积)、ALD(原子层沉积)等方法形成。
存储阵列和虚拟存储阵列可以采用本领域常用的方法形成，例如，首先在存储单元器件区和字线带状接触区上形成隧穿氧化层、浮栅材料层，然后通过光刻刻蚀工艺图形化浮栅材料层或隧穿氧化层和浮栅材料层，以去除浮栅材料层位于隔离结构之上的部分，保留位于有源区之上的部分，即形成与有源区AA形状一致的带状浮栅层。然后形成覆盖所述浮栅材料层和半导体衬底的介质层、控制栅材料层以及控制栅硬掩膜层，并按如图3A所示的布图图形化控制栅硬掩膜层，再以控制栅硬掩膜层为掩膜刻蚀介质层和控制栅材料层，从而形成沿X方向(即字线方向)延伸的控制栅，从而在所述存储单元器件区和字线带状接触区上分别形成存储阵列和虚拟存储阵列，其中所述存储单元器件区的存储阵列用于数据存储，所述字线带状接触区的虚拟存储阵列用于在其上形成控制栅接触，从而为存储单元器件区的存储阵列的控制栅提供输入信号，并降低存储单元器件区接触密度，降低制作难度，提高良率。
接着，进行LDD注入，形成低掺杂源漏区。
请参考图4A至图4D，其中图4A为存储单元器件区的沿有源区沿Y方向的剖视图；图4B为字线带状接触区隔离结构区域沿Y方向的剖视图；图4C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图4D为字线带状接触区控制栅区域沿X方向的剖视图。
如图4A至图4D所示，以所述存储阵列和虚拟存储阵列为掩膜进行LDD(LightlyDoped Drain)注入，从而在存储单元两侧的有源区中形成掺杂源漏区307。其中，LDD注入可以根据需要采用N型注入离子或P型注入离子，注入剂量以及能量根据器件设计要求确定，在此不做限定。
接着，在所述存储阵列和虚拟存储阵列的侧壁上形成第一间隙壁。
请参考图5A至图5D，其中图5A为存储单元器件区的沿有源区沿Y方向的剖视图；图5B为字线带状接触区隔离结构区域沿Y方向的剖视图；图5C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图5D为字线带状接触区控制栅区域沿X方向的剖视图。
如图5A至图5D所示，在所述存储阵列和虚拟存储阵列的侧壁上形成第一间隙壁308。第一间隙壁308可以采用各种合适的材料，例如氧化物、氮化物等。示例性地，在本实施例中，第一间隙壁308采用氮化物，示例性地为氮化硅。第一间隙壁308的形成过程为：手首先在半导体衬底上沉积间隙壁材料层，然后通过干法刻蚀去除半导体衬底300表面的部分，保留位于存储阵列和虚拟存储阵列的侧壁的部分，从而第一间隙壁308。
接着，执行源漏区离子注入，在所述存储单元两侧形成源漏区。
请参考图6A至图6D，其中图6A为存储单元器件区的沿有源区沿Y方向的剖视图；图6B为字线带状接触区隔离结构区域沿Y方向的剖视图；图6C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图6D为字线带状接触区控制栅区域沿X方向的剖视图。
如图6A至图6D所示，以所述第一间隙壁308为掩膜，执行源漏区离子注入，从而在存储单元两侧的有源区中形成源漏区309。其中，源漏区离子注入可以根据需要采用N型注入离子或P型注入离子，注入剂量以及能量根据器件设计要求确定，在此不做限定。
接着，在所述第一间隙壁上形成第二间隙壁
请参考图7A至图7D，其中图7A为存储单元器件区的沿有源区沿Y方向的剖视图；图7B为字线带状接触区隔离结构区域沿Y方向的剖视图；图7C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图7D为字线带状接触区控制栅区域沿X方向的剖视图。
如图7A至图7D所示，在所述第一间隙壁308上形成第二间隙壁，第二间隙壁可以采用各种合适的材料，例如氧化物、氮化物等。示例性地，在本实施例中，第二间隙壁308采用氮化物，示例性地为氮化硅。第二间隙壁的形成过程与第一间隙壁的形成过程类似，在此不再赘述。
由于在本实施例中，第一间隙壁和第二间隙壁均采用氮化硅，因此出于简洁目的，在附图中，将第一间隙壁和第二间隙壁融合的结构标记为310，统称为间隙壁。
接着，形成初始介电层。
请参考图8A至图8D，其中图8A为存储单元器件区的沿有源区沿Y方向的剖视图；图8B为字线带状接触区隔离结构区域沿Y方向的剖视图；图8C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图8D为字线带状接触区控制栅区域沿X方向的剖视图。
如图8A至图8D所示，以介电材料填充所述存储阵列和虚拟存储阵列之间的间隙，以在半导体衬底300上形成初始介电层(ILD0)311。初始介电层(ILD0)311可以采用各种合适的材料，例如USG、PSG、BPSG等或其他氧化物、氮化物等。示例性地，在本实施例中，初始介电层(ILD0)311采用流动性化学气相沉积(FCVD)工艺和高深跨比制程(HARP)沉积，并且可以理解的是，还包括初始介电层(ILD0)311的平坦化步骤，例如CMP(化学机械抛光)，以使初始介电层(ILD0)311的高度与控制栅硬掩膜层的高度一致。
接着，形成平坦层。
请参考图9A至图9D，其中图9A为存储单元器件区的沿有源区沿Y方向的剖视图；图9B为字线带状接触区隔离结构区域沿Y方向的剖视图；图9C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图9D为字线带状接触区控制栅区域沿X方向的剖视图。
如图9A至图9D所示，在所述初始介电层(ILD0)311上形成平坦层312，以提高表面的均匀度，利于后续光刻工艺的完成。在本实施例中，平坦层312采用PEOX，即通过等离子增强化学气相沉积工艺形成的氧化物。
接着，进行源漏区底部接触刻蚀。
请参考图10A至图10E，其中，图10A为本步骤对应的半导体器件的布局示意图，图10B为存储单元器件区的沿有源区沿Y方向的剖视图；图10C为字线带状接触区隔离结构区域沿Y方向的剖视图；图10D为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图10E为字线带状接触区控制栅区域沿X方向的剖视图。
如图10A至图10E所示，刻蚀所述平坦层312和初始介电层(ILD0)311，以在初始介电层(ILD0)311中形成底部接触孔313。在本实施例中，源漏区底部接触采用反转刻蚀工艺形成，因此，在本步骤中形成的底部接触孔313位于不用于形成源漏区接触的区域上，其可以通过常用的光刻刻蚀工艺完成，在此不再赘述。
接着，进行底部接触孔填充和回蚀刻。
请参考图11A至图11D，其中图11A为存储单元器件区的沿有源区沿Y方向的剖视图；图11B为字线带状接触区隔离结构区域沿Y方向的剖视图；图11C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图11D为字线带状接触区控制栅区域沿X方向的剖视图。
如图11A至图11D所示，以介电材料填充所述底部接触孔313，以形成隔离填充层314。隔离填充层314可以采用常用的介电材料，例如氧化物、氮化物等。示例性，在本实施例中，采用与初始介电层(LD0)311选择性较高的氮化物，例如氮化硅。当填充完毕之后，通过执行回刻蚀(etch back)工艺去除高于平坦层312的部分。
接着，形成第一层间介电层(ILD1)。
请参考图12A至图12D，其中图12A为存储单元器件区的沿有源区沿Y方向的剖视图；图12B为字线带状接触区隔离结构区域沿Y方向的剖视图；图12C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图12D为字线带状接触区控制栅区域沿X方向的剖视图。
如图12A至图12D所示，形成覆盖所述平坦层312、隔离填充层314等的第一层间介电层(ILD1)315，该第一层间介电层315填充前述步骤形成的器件的表面，以使半导体衬底的其他区域与存储单元器件区高度一致。示例性地，第一层间介电层315可以采用各种介电材料，例如氧化物、氮化物等。示例性地，在本实施例中，第一层间介电层315包括氮化硅层和位于氮化硅层上的PEOX层。图中出于简洁目的，将氮化硅层和PEOX层示为一层。
接着，对第一层间介电层进行回蚀刻以及平坦化操作。
请参考图13A至图13D，其中图13A为存储单元器件区的沿有源区沿Y方向的剖视图；图13B为字线带状接触区隔离结构区域沿Y方向的剖视图；图13C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图13D为字线带状接触区控制栅区域沿X方向的剖视图。
如图13A至图13D所示，对第一层间介电层315进行回蚀刻和CMP操作，以去除第一层间介电层315高于控制栅硬掩膜层306的部分，降低存储单元器件区和外围区(未示出)的台阶高度。由于，在存储单元器件区第一层间介电层315高于控制栅硬掩膜层306，因此经过回蚀刻和CMP后，图中不再有第一层间介电层315，但是应当理解，在半导体衬底的其他区域，例如外围区会存在第一层间介电层。
接着，进行有源区翻转刻蚀以及湿法刻蚀，以形成源漏区接触孔。
请参考图14A至图14D，其中图14A为存储单元器件区的沿有源区沿Y方向的剖视图；图14B为字线带状接触区隔离结构区域沿Y方向的剖视图；图14C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图14D为字线带状接触区控制栅区域沿X方向的剖视图。
如图14A至图14D所示，进行有源区翻转刻蚀以及湿法刻蚀，控制栅之间的有源区上的ILD0被全部去除，从而形成了漏区接触孔316A和源区接触孔316B。具体地，在所述ILD0和ILD1表面形成图形化的光刻胶层，该图形化的光刻胶层暴露半导体衬底的存储单元器件区和字线带状接触区，而遮蔽其他区域，然后以该图形化的光刻胶层为掩膜进行湿法刻蚀，例如采用HF(氢氟酸)等的湿法刻蚀，去除存储单元器件区和字线带状接触区中的ILD0，由于隔离填充层314位于不用于形成源漏区接触的位置，因此，去除存储单元器件区和字线带状接触区中的ILD0所形成空隙则位于用于源漏区接触的位置。在本实施例中，漏区接触孔316A呈垂直孔状，源区接触孔316B呈垂直长沟槽状。
可以理解的是，在本步骤中，由于单元器件使用氮化硅作为间隙壁，因此在进行有源区翻转刻蚀以及湿法刻蚀时，不会影响间隙壁和底部角落区域。
接着，在字线带状接触区形成控制栅底部接触孔。
请参考图15A至图15E，其中图15A为本步骤对应的半导体器件的布局示意图，图15B为存储单元器件区的沿有源区沿Y方向的剖视图；图15C为字线带状接触区隔离结构区域沿Y方向的剖视图；图15D为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图15E为字线带状接触区控制栅区域沿X方向的剖视图。
如图15A至图15E所示，对所述字线带状接触区进行光刻刻蚀，在所述字线带状接触区的虚拟存储阵列的控制栅上形成控制栅底部接触孔317。
在本实施例中，为了避免控制栅底部接触孔317间距太近，而不利于制作且容易短路，如图15A所示，相邻的制栅底部接触孔317彼此错位布置，即相邻的制栅底部接触孔317不处于同一直线上，或不处于对齐位置上。
接着，形成源漏区以及控制栅底部接触。
请参考图16A至图16D，其中图16A为存储单元器件区的沿有源区沿Y方向的剖视图；图16B为字线带状接触区隔离结构区域沿Y方向的剖视图；图16C为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图16D为字线带状接触区控制栅区域沿X方向的剖视图。
如图16A至图16D所示，以导电材料填充所述漏区接触孔316A、源区接触孔316B和控制栅底部接触孔317，以形成漏区底部接触318A、源区底部接触318B和控制栅底部接触318C。
示例性地，所述导电材料为钨(W)，其填充过程例如为：首先形成粘附层，然后在粘附层之上通过诸如CVD等工艺沉积金属钨，最后执行平坦化操作去除高于控制栅硬掩膜层306的部分。
接着，在所述初始介电层、第一层间介电层上依次形成第二层间介电层、第三层间介电层、保护层、硬掩膜层和第一图形化的光刻胶层。
请参考图17A至图17F，其中图17A为本步骤对应的半导体器件的布局示意图，图17B为存储单元器件区的沿有源区沿Y方向的剖视图；图17C为存储单元器件区的沿X方向(即单元器件两控制栅之间的区域)的剖视图；图17D为字线带状接触区隔离结构区域沿Y方向的剖视图；图17E为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图17F为字线带状接触区控制栅区域沿X方向的剖视图。
如图17A至图17F所示，在所述初始介电层311、第一层间介电层315上依次形成第二层间介电层319、第三层间介电层320、保护层321、硬掩膜层322和第一图形化的光刻胶层323。
其中，第二层间介电层319、第三层间介电层320可以采用各种介电材料，例如氧化物、氮化物等。示例性地，在本实施例中，第二层间介电层319、第三层间介电层320均包括氮化硅层和位于氮化硅层上的PEOX层，氮化硅层可以用作后续刻蚀的停止层。图中出于简洁目的，将氮化硅层和PEOX层示为一层。
保护层321用于在后续刻蚀爆出第三层间介电层，其选用各种相对第二层间介电层319、第三层间介电层320选择比较高的材料。示例性地，在本实施例中，保护层321采用金属材料，例如氮化钛等。
硬掩膜层322可以采用各种硬掩膜材料，例如氧化物、氮化物等。并且硬掩膜层322还可以包括抗反射层，例如氮氧化硅层、有机抗反射层、和低温氧化层(LTO)，从而提高第一图形化的光刻胶层323的光刻效果。
第一图形化的光刻胶层323采用常用的正胶或负胶光阻材料，并通过曝光、显影等工艺图形化。在本实施例中，第一图形化的光刻胶层323具有第一金属层的图案，所述第一金属层的图案如图17A所示，其在存储单元器件区的布图与所述有源区的布图一致，均为沿Y方向延伸，沿X方向间隔排列，并且二者处于同一垂直区域。所述第一金属层在字线带状接触区的布图与控制栅接触的位置对应，且图形大小大于控制栅接触。
接着，进行第一金属层刻蚀。
请参考图18A至图18E，其中图18A为存储单元器件区的沿有源区沿Y方向的剖视图；图18B为存储单元器件区的沿X方向(即单元器件两控制栅之间的区域)的剖视图；图18C为字线带状接触区隔离结构区域沿Y方向的剖视图；图18D为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图18E为字线带状接触区控制栅区域沿X方向的剖视图。
如图18A至图18E所示，第一金属层刻蚀包括下述步骤：首先，以第一图形化的光刻胶层323为掩膜刻蚀硬掩膜层322，从而将第一金属层的图案转移至硬掩膜层322。然后，以图形化的硬掩膜层322为掩膜刻蚀保护层321和第三层间介电层320，从而将第一金属层的图案转移至第三层间介电层320，以在所述第三层间介电层320中形成用于形成第一金属层的沟槽324。
所述刻蚀可以为各种合适的湿法或干法刻蚀工艺，湿法刻蚀包括诸如氢氟酸、磷酸的湿法刻蚀工艺，干法刻蚀包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。示例性地，在本实施中，采用干法刻蚀工艺执行所述蚀刻，且作为示例，在本实施例中，所述蚀刻为干法蚀刻，所述干法蚀刻的工艺参数包括：蚀刻气体包含Cl2、CF4、CHF3等气体，其流量分别为50sccm～500sccm、10sccm～100sccm，压力为2mTorr～50mTorr，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱。
可以理解的是，在本步骤中，还包括去除第一图形化的光刻胶层323的步骤，其可以通过合适的溶剂或灰化方法去除，在此不再赘述。
接着，进行顶部接触孔光刻。
请参考图19A至图19F，其中图19A为本步骤对应的半导体器件的布局示意图，图19B为存储单元器件区的沿有源区沿Y方向的剖视图；图19C为存储单元器件区的沿X方向(即单元器件两控制栅之间的区域)的剖视图；图19D为字线带状接触区隔离结构区域沿Y方向的剖视图；图19E为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图19F为字线带状接触区控制栅区域沿X方向的剖视图。
如图19A至图19F所示，形成覆盖所述第二层间介电层319、第三层间介电层320以及保护层321的第二光刻胶层325，然后图形化所述第二光刻胶层325形成顶部接触的图案。如图19A所示，在本实施例中，漏区顶部接触孔、源区顶部接触孔的布图CCT2均设计为矩形状，其中漏区顶部接触孔布图为存储单元器件区漏区所在方向延伸的矩形状，源区顶部接触孔布图为存储单元器件区源线(SL)所在方向延伸的矩形状。控制栅顶部接触孔位于字线带状接触区，且大小和位置与控制栅底部接触对应。在进行顶部接触孔光刻时，布图中CCT2位置对应的第二光刻胶层均会被曝光显影去除，因此与图1所示的布图相比，本实施例的顶部接触孔光刻，由于源区顶部接触孔布图和漏区顶部接触孔布图尺寸增大，因此所使用的光罩成本降低。并且在后续进行顶部接触孔刻蚀时，顶部接触孔以具有第一金属层图案的第三层间介电层自对准进行，因而可以降低本步骤中所使用光罩的水平等级)(gradelevel)，这降低了对所使用的光罩等级要求，从而进一步降低了光罩成本，也即降低了器件的制作成本。
接着，进行顶部接触孔刻蚀。
请参考图20A至图20E，其中图20A为存储单元器件区的沿有源区沿Y方向的剖视图；图20B为存储单元器件区的沿X方向(即单元器件两控制栅之间的区域)的剖视图；图20C为字线带状接触区隔离结构区域沿Y方向的剖视图；图20D为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图20E为字线带状接触区控制栅区域沿X方向的剖视图。
如图20A至图20E所示，以所述图形化的第二光刻胶层325和第三层间介电层320为掩膜刻蚀第二层间介电层319，从而在第二层间介电层319中形成源漏区以及控制栅顶部接触孔，在本实施例中，第一金属层的沟槽和源漏区以及控制栅顶部接触孔一体形成，因此在图中统一标记为326。
可以理解的是，由于保护层321的存在，未被图形化的第二光刻胶层325遮蔽的第三层间介电层320在该刻蚀也不会受到损伤，因此可以使得顶部接触孔的刻蚀沿第一金属层轮廓自对准进行，这使得第一金属层和顶部接触孔实现更好的对准。
可以理解的是，在本步骤中，还包括去除第二图形化的光刻胶层325的步骤，其可以通过合适的溶剂或灰化方法去除，在此不再赘述。
最后，填充所述沟槽和顶部接触孔，以形成源漏区顶部接触、控制栅顶部接触，以及第一金属层。
请参考图21A至图21E，其中图21A为存储单元器件区的沿有源区沿Y方向的剖视图；图21B为存储单元器件区的沿X方向(即单元器件两控制栅之间的区域)的剖视图；图21C为字线带状接触区隔离结构区域沿Y方向的剖视图；图21D为字线带状接触区柱状区域(Pillar，即相邻CG之间的区域)沿X方向的剖视图；图21E为字线带状接触区控制栅区域沿X方向的剖视图。
如图21A至图21E所示，以导电材料填充所述沟槽和顶部接触孔326，以成源漏区顶部接触、控制栅顶部接触，以及第一金属层。在本实施例中，出于简洁将源漏区顶部接触、控制栅顶部接触，以及第一金属层统一标记为327。
示例性地，所述导电材料为金属铜或铝铜合金，其填充过程例如为：首先形成种子层，然后在种子层之上通过电化学镀(ECP)或CVD工艺沉积金属铜或铝铜合金，最后执行平坦化操作去除高于第三层间介电层的部分。
至此，完成了根据本发明实施例的方法实施的工艺步骤，可以理解的是，本实施例半导体器件制作方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤。
本实施例提出的半导体器件的制作方法，利用第一金属层和顶部接触在X方向上的宽度尺寸一致，将第一金属层和顶部接触的制作一体进行，而不是如常规制作方法中先制作顶部接触，再制作第一金属层，这样可以简化顶部接触的布图，先形成第一金属层的沟槽，然后通过自对准工艺形成顶部接触孔，从而降低了顶部接触孔所用光罩的水平等级(grade level)，降低了光罩成本和工艺难度，从而降低了制作成本。
可以理解的是，虽然在本实施中，源漏区底部接触通过翻转刻蚀进行，但是在其他实施例中，也可以通过常规方法形成，即直接在ILD0中源漏区位置形成接触孔，并填充导电材料，其可以实现本发明的目的，应包括在本发明的范围之内。
实施例二
本发明还提供一种采用上述方法制作的半导体器件，如图19A、以及图21A～图21E所示，该半导体器件包括：半导体衬底300，所述半导体衬底至少包括存储单元器件区，在所述存储单元器件区的半导体衬底中形成有隔离结构301和被所述隔离结构分隔的有源区，在所述存储单元器件区的半导体衬底上形成有由存储单元组成的存储阵列；在所述半导体衬底上形成有初始层间介电层311，在所述初始层间介电层中形成有源区底部接触308B和漏区底部接触318A；在所述初始层间介电层上形成有第一层间介电层、第二层间介电层319和第三层间介电层320，在所述第二层间介电层319中形成有源区顶部接触和漏区顶部接触，所述源漏区的源区顶部接触和漏区顶部接触分别与所述源区底部接触和漏区底部接触连接；在所述第二层间介电层319上形成有第三层间介电层320，在所述第三层间介电层320中形成有与所述顶部接触连接的第一金属层。
本实施例的半导体器件具有布图简化、成本较低的优点。
实施例三
本发明的再一个实施例提供一种电子装置，包括半导体器件以及与所述半导体器件相连的电子组件。其中，该半导体器件包括：半导体衬底，所述半导体衬底至少包括存储单元器件区，在所述存储单元器件区的半导体衬底中形成隔离结构和被所述隔离结构分隔的有源区，在所述存储单元器件区的半导体衬底上形成有由存储单元组成的存储阵列；在所述半导体衬底上形成有初始层间介电层，在所述初始层间介电层中形成有源区底部接触和漏区底部接触；在所述初始层间介电层上形成有第一层间介电层、第二层间介电层和第三层间介电层，在所述第二层间介电层中形成有源区顶部接触和漏区顶部接触，所述源漏区的源区顶部接触和漏区顶部接触分别与所述源区底部接触和漏区底部接触连接；在所述第二层间介电层上形成有第三层间介电层，在所述第三层间介电层中形成有与所述顶部接触连接的第一金属层。
其中，半导体衬底可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
隔离结构可以为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，其可以通过本领域常用的方法形成，以定义并分隔有源区。作为示例，在隔离结构采用浅沟槽隔离(STI)结构。
存储单元包括隧穿氧化层、浮栅、介质层、控制栅和硬掩膜层等例如采用本发明实施例一中所述的制作方法形成，在此不再赘述。
底部接触、顶部接触和第一金属层例如采用本发明实施例一中所述的制作方法形成，在此不再赘述。
其中，该电子组件，可以为分立器件、集成电路等任何电子组件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。
其中，图22示出手机的示例。手机500的外部设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。
本发明实施例的电子装置，由于所包含的半导体器件具有布图简化、成本较低的优点。因此该电子装置同样具有类似的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制作方法，其特征在于，包括下述步骤：
提供半导体衬底，所述半导体衬底至少包括存储单元器件区，在所述存储单元器件区的半导体衬底中形成隔离结构和被所述隔离结构分隔的有源区，在所述存储单元器件区的半导体衬底上形成由存储单元组成的存储阵列；
在所述半导体衬底上形成初始层间介电层，并在所述初始层间介电层中形成源区底部接触和漏区底部接触；
在所述初始层间介电层上形成第一层间介电层、第二层间介电层和第三层间介电层；
图形化所述第三层间介电层，以在所述第三层间介电层中形成用于形成第一金属层的沟槽；
图形化所述第二层间介电层，以在所述第二层间介电层中形成源区的顶部接触孔和漏区的顶部接触孔，所述源区的顶部接触孔和漏区的顶部接触孔与所述沟槽连通，且与对应的源区底部接触和漏区底部接触接触；
以导电材料填充所述沟槽以及源区的顶部接触孔和漏区的顶部接触孔，以形成源区顶部接触和漏区顶部接触，以及与所述源区顶部接触和漏区顶部接触连接的第一金属层，
其中，在图形化所述第二层间介电层时，以图形化的所述第三层间介电层自对准进行。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，图形化所述第三层间介电层，以在所述第三层间介电层中形成用于形成第一金属层的沟槽的步骤包括：
在所述第三层间介电层上形成硬掩膜层和图形化的第一光刻胶层，所述图形化的第一光刻胶层具有所述第一金属层的图案，所述第一金属层的图案与所述有源区的图案一致；
以所述图形化的第一光刻胶层为掩膜刻蚀所述硬掩膜层，以将所述第一金属层的图案转移至所述硬掩膜层；
以所述硬掩膜层为掩膜刻蚀所述第三层间介电层，在所述第三层间介电层中形成用于形成第一金属层的沟槽。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述硬掩膜层包括硬掩膜材料层和位于所述掩膜材料层之上的抗反射层。
4.根据权利要求2所述的半导体器件的制作方法，其特征在于，图形化所述第二层间介电层，以在所述第二层间介电层中形成源区的顶部接触孔和漏区的顶部接触孔的步骤包括：
形成覆盖所述第二层间介电层和第三层间介电层的第二光刻胶层，并图形化所述第二光刻胶层以形成源区顶部接触孔图案和漏区顶部接触孔图案；
以所述图形化的第二光刻胶层为掩膜刻蚀所述第二层间介电层，以形成源区顶部接触孔和漏区顶部接触孔，
其中，所述源区顶部接触孔图案和漏区顶部接触孔图案均呈矩形状。
5.根据权利要求4所述的半导体器件的制作方法，其特征在于，在所述第三层间介电层和所述硬掩膜层之间还形成有保护层。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述保护层采用金属材料。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，在所述初始层间介电层中形成源区底部接触和漏区底部接触的步骤包括：
图形化所述存储单元器件区中的初始层间介电层，以在不用于形成源区底部接触和漏区底部接触的地方形成接触孔，
以隔离材料填充所述接触孔；
对所述存储单元器件区中的初始层间介电层进行翻转刻蚀，以形成源区底部接触孔和漏区底部接触孔；
以导电材料填充所述源区底部接触孔和漏区底部接触孔，以形成源区底部接触和漏区底部接触。
8.根据权利要求1-7中的任意一项所述的半导体器件的制作方法，其特征在于，所述半导体衬底还包括字线带状接触区，在所述字线带状接触区中形成有虚拟存储阵列，所述虚拟存储阵列的控制栅与所述存储单元器件区中存储阵列对应的控制栅连接，在所述字线带状接触区上的控制栅上形成有控制栅接触和与所述控制栅接触连接的第一金属层。
9.根据权利要求1-7中的任意一项所述的半导体器件的制作方法，其特征在于，在形成所述第二层间介电层之前还包括下述步骤：
对所述第一层间介电层进行回蚀刻和平坦化，以去除所述第一层间介电层高于所述存储阵列的部分。
10.一种采用如权利要求1-9中任意一项所述的制作方法制作的半导体器件，其特征在于，包括：半导体衬底，所述半导体衬底上至少包括存储单元器件区，在所述存储单元器件区的半导体衬底中形成隔离结构和被所述隔离结构分隔的有源区，在所述存储单元器件区的半导体衬底上形成有由存储单元组成的存储阵列；在所述半导体衬底上形成有初始层间介电层，在所述初始层间介电层中形成有源区底部接触和漏区底部接触；在所述初始层间介电层上形成有第一层间介电层、第二层间介电层和第三层间介电层，在所述第二层间介电层中形成有源区顶部接触和漏区顶部接触，所述源漏区的源区顶部接触和漏区顶部接触分别与所述源区底部接触和漏区底部接触连接；在所述第二层间介电层上形成有第三层间介电层，在所述第三层间介电层中形成有与所述顶部接触连接的第一金属层。
11.一种电子装置，其特征在于，包括如权利要求10所述的半导体器件以及与所述半导体器件相连接的电子组件。
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|---|---|---|---|---|
| CN112736035A (zh) * | 2019-10-14 | 2021-04-30 | 长鑫存储技术有限公司 | 半导体器件的制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849503B1 (en) * | 2003-11-12 | 2005-02-01 | Hynix Semiconductor Inc. | Method for forming metal interconnections for flash memory device |
| CN1624901A (zh) * | 2003-12-05 | 2005-06-08 | 海力士半导体有限公司 | 制造nand快闪器件的方法 |
| US20080277713A1 (en) * | 2007-04-27 | 2008-11-13 | Hideaki Maekawa | Semiconductor memory device and method of fabricating the same |
| US20140264630A1 (en) * | 2013-03-15 | 2014-09-18 | Chao-Yuan Huang | Integrated Structure |
| CN105990245A (zh) * | 2015-02-04 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和电子装置 |
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2016
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849503B1 (en) * | 2003-11-12 | 2005-02-01 | Hynix Semiconductor Inc. | Method for forming metal interconnections for flash memory device |
| CN1624901A (zh) * | 2003-12-05 | 2005-06-08 | 海力士半导体有限公司 | 制造nand快闪器件的方法 |
| US20080277713A1 (en) * | 2007-04-27 | 2008-11-13 | Hideaki Maekawa | Semiconductor memory device and method of fabricating the same |
| US20140264630A1 (en) * | 2013-03-15 | 2014-09-18 | Chao-Yuan Huang | Integrated Structure |
| CN105990245A (zh) * | 2015-02-04 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和电子装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112736035A (zh) * | 2019-10-14 | 2021-04-30 | 长鑫存储技术有限公司 | 半导体器件的制作方法 |
| CN112736035B (zh) * | 2019-10-14 | 2022-05-06 | 长鑫存储技术有限公司 | 半导体器件的制作方法 |
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