KR20120025133A - 수직형 반도체 소자의 제조 방법 - Google Patents

수직형 반도체 소자의 제조 방법 Download PDF

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Abstract

수직형 반도체 소자의 제조 방법으로, 기판 상에 희생막 및 층간 절연막이 반복 적층되고 기판을 노출하는 개구부들이 생성된 몰드막 패턴을 형성한다. 상기 개구부들 측벽에 노출된 희생막을 산화시켜 블록킹 유전막을 형성한다. 상기 개구부 내측벽의 블록킹 유전막 및 층간 절연막 표면상에 전하 저장막, 터널 절연막 및 반도체 패턴을 순차적으로 형성한다. 상기 층간 절연막 패턴들의 사이에 그루부들이 생성되도록 상기 희생막 패턴들을 제거한다. 또한, 상기 그루부 내부에 각각 콘트롤 게이트 전극을 형성한다. 상기 수직형 반도체 소자는 고집적도를 갖는다.

Description

수직형 반도체 소자의 제조 방법{Method of manufacturing a vertical type semiconductor device}
본 발명은 수직형 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 기판에 대해 수직한 방향으로 채널이 형성되는 셀들을 포함하는 비휘발성 메모리 및 그 제조 방법에 관한 것이다.
최근에는 소자의 고집적화를 위하여 기판에 수직한 방향으로 셀들을 적층시키는 기술이 개발되고 있다. 상기 셀들이 적층된 수직 구조의 반도체 소자를 제조하기 위하여, 적층된 박막에 높은 종횡비를 갖는 홀들을 형성하는 기술 및 홀 내에 박막들을 형성하는 공정등이 요구되고 있다. 그러나, 좁은 홀 내에 박막들을 균일성을 갖도록 형성하는 공정이 용이하지 않으며, 이로인해, 다층으로 셀들이 적층된 수직형 반도체 소자는 높은 신뢰성을 갖기가 어렵다.
본 발명의 목적은 높은 신뢰성을 갖고, 고집적화된 수직형 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 수직형 반도체 소자의 제조 방법으로, 기판 상에 희생막 및 층간 절연막이 반복 적층되고 기판을 노출하는 개구부들이 생성된 몰드막 패턴을 형성한다. 상기 개구부들 측벽에 노출된 희생막을 산화시켜 블록킹 유전막을 형성한다. 상기 블록킹 유전막 및 층간 절연막 표면상에 전하 저장막, 터널 절연막 및 제1 폴리실리콘막을 순차적으로 형성한다. 상기 개구부 저면에 형성된 제1 폴리실리콘막, 블록킹 유전막, 전하 저장막, 터널 절연막을 각각 식각하여, 상기 개구부 측벽에 제1 폴리실리콘막 패턴, 블록킹 유전막 패턴, 전하 저장막 패턴, 터널 절연막 패턴을 형성한다. 상기 개구부 저면과 접촉하면서 상기 제1 폴리실리콘막 패턴 상에 제2 폴리실리콘막을 증착시켜, 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막을 포함하는 반도체 패턴을 형성한다. 상기 층간 절연막 패턴들의 사이에 그루부들이 생성되도록 상기 희생막 패턴들을 제거한다. 또한, 상기 그루부 내부에 각각 콘트롤 게이트 전극을 형성한다.
본 발명의 일 실시예에서, 상기 희생막은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 블록킹 유전막은 실리콘 산화물로 형성할 수 있다.
본 발명의 일 실시예에서, 상기 산화 공정은 라디컬 산화 공정을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 전하 저장막 및 터널 절연막은 화학기상 증착 공정 또는 원자층 적층 공정으로 형성될 수 있다.
본 발명의 일 실시예에서, 상기 블록킹 유전막이 형성되기 전, 후의 상기 개구부의 내부 폭의 차이는 상기 블록킹 유전막의 두께보다 작을 수 있다.
본 발명의 일 실시예에서, 상기 제1 폴리실리콘막 패턴, 블록킹 유전막 패턴, 전하 저장막 패턴 및 터널 절연막 패턴을 형성하기 위하여, 상기 제1 폴리실리콘막을 이방성 식각하여 상기 개구부 측벽에 제1 폴리실리콘막 패턴을 형성한다. 또한, 상기 개구부 저면에 기판이 노출되도록 상기 개구부 저면에 위치하는 블록킹 유전막, 전하 저장막 및 터널 절연막을 순차적으로 식각한다.
상기 블록킹 유전막, 전하 저장막 및 터널 절연막은 습식 식각 공정을 통해 식각할 수 있다.
본 발명의 일 실시예에서, 상기 블록킹 유전막 및 콘트롤 게이트 전극 사이에 금속 산화물을 포함하는 상부 블록킹 유전막을 더 형성할 수 있다. 상기 상부 블록킹 유전막은 알루미늄 산화물을 포함할 수 있다. 상기 상부 블록킹 유전막은 상기 리세스부 표면 프로파일을 따라 형성할 수 있다.
본 발명의 일 실시예에서, 상기 희생막들 및 층간 절연막들의 일부를 식각하여, 상기 반도체 패턴들을 사이에 두고 서로 나란하게 배치되는 트렌치들을 형성하는 공정을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 콘트롤 게이트 전극을 형성하기 위하여, 상기 그루부 내부를 채우면서 상기 트렌치 내부를 부분적으로 채우는 도전막을 형성한다. 상기 그루부 내부에 도전막이 남아있도록 상기 트렌치 내부에 형성된 도전막을 식각할 수 있다.
본 발명의 일 실시예에서, 상기 도전막은 베리어 금속막 및 금속막을 적층시켜 형성할 수 있다.
본 발명의 일 실시예에서, 상기 베리어 금속막은 티타늄 및 티타늄 질화물을 포함할 수 있다. 또한, 상기 금속막은 텅스텐을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 폴리실리콘막은 상기 개구부 내부를 매립하지 않도록 상기 개구부의 측벽 및 저면을 따라 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제2 폴리실리콘막 상에 상기 개구부 내부를 채우도록 매립막을 형성할 수 있다.
본 발명의 일 실시예에서, 상기 블록킹 유전막 패턴, 전하 저장막 패턴 및 터널 절연막 패턴은 상기 기판 상부면과 이격된 형상을 갖도록 형성될 수 있다.
설명한 것과 같이, 본 발명에 따르면, 수직형 반도체 소자를 제조할 때 높은 종횡비를 갖는 홀 내벽에 적층시키는 막의 개수가 감소된다. 그러므로, 상기 홀 내에 막이 형성된 상태에서 홀의 직경이 넓어지게 되어서, 상기 홀 내에 형성되는 반도체 패턴의 특성이 더욱 양호하게 된다. 또한, 상기 반도체 패턴의 특성 확보를 위하여 상기 홀의 직경을 넓히지 않아도 되기 때문에 고집적도를 갖는 수직형 반도체 소자를 제조할 수 있다.
도 1은 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 회로도이다.
도 2a 내지 도 2k는 본 발명의 실시예 1에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a는 본 실시예에 따라 형성된 블록킹 유전막, 전하 저장막, 터널 절연막 및 제1 폴리실리콘막을 나타낸다.
도 3b는 일반적인 방법으로 형성된 블록킹 유전막, 전하 저장막, 터널 절연막 및 제1 폴리실리콘막을 나타낸다.
도 4a 내지 도 4e는 본 발명의 실시예 2에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 5a 내지 도 5c는 본 발명의 실시예 3에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 6은 본 발명의 다른 실시예를 도시한 것이다.
도 7은 또 다른 실시예를 도시한 것이다.
도 8은 또 다른 실시예를 도시한 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 수직형 비휘발성 메모리 소자의 셀을 나타내는 회로도이다.
도 1을 참조하면, 수직형 비휘발성 메모리 소자(10)는 기판 표면에 대해 수직한 방향으로 메모리 셀들이 적층된 구조의 셀 스트링을 갖는다. 셀 스트링은 셀 트랜지스터들 및 선택 트랜지스터들을 포함하며, 이들이 직렬 연결된 구조를 갖는다.
각 셀 트랜지스터들은 터널 절연막, 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 전극을 포함한다. 상기 콘트롤 게이트 전극은 워드 라인(W/L0~W/L3)으로도 기능한다. 또한, 상기 각 셀 트랜지스터들은 기판 표면에 대해 수직한 방향으로 직렬 연결된 형상을 갖는다. 상기 각 셀 트랜지스터들의 양 단부에는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터가 구비된다. 상기 그라운드 선택 트랜지스터의 게이트 전극은 그라운드 선택 라인(GSL)으로 제공될 수 있고, 상기 스트링 선택 트랜지스터의 게이트 전극은 스트링 선택 라인(SSL)으로 제공될 수 있다. 도시하지는 않았지만, 상기 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터는 각각 2개 이상을 직렬 연결하여 배치시킬 수도 있다. 또한, 그라운드 선택 트랜지스터와 연결되어 공통 소오스 라인이 구비된다.
동일한 층에 형성된 워드 라인들은 모두 전기적으로 연결되어 있을 수 있다.
이하에서는, 도 1의 셀 회로도를 갖는 실시예 1에 따른 비휘발성 메모리 소자의 제조 방법을 설명한다.
도 2a 내지 도 2k는 본 발명의 실시예 1에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(100) 상에 패드 절연막(102)을 형성한다. 상기 패드 절연막(102)은 기판을 산화시켜 형성할 수 있다. 상기 패드 절연막(102)은 제1 희생막(104a)이 기판(100)과 직접 접촉할 때 발생되는 스트레스를 억제시킬 수 있다.
상기 패드 절연막(102) 상에 희생막들(104a~104f) 및 층간 절연막들(106a~106f)을 기판 표면과 수직한 방향으로 반복하여 적층한다. 즉, 패드 절연막(102) 상에 제1 희생막(104a)을 형성한 다음 제1 층간 절연막(106a), 제2 희생막(104b) 순으로 막들을 반복 적층한다. 상기 희생막들(104a~104f) 및 층간 절연막들(106a~106f)은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성될 수 있다.
최 상부에 형성되는 층간 절연막(106f)은 후속 공정들에 의해 어택을 받아서 손상 또는 제거될 수 있다. 그러므로, 상기 최 상부 층간 절연막(106f)은 하부의 다른 층간 절연막들에 비해 더 두껍게 형성하는 것이 바람직하다.
상기 희생막들(104a~104f)이 제거된 부위에 각 층의 게이트 구조물들이 형성된다. 즉, 희생막들(104a~104f)이 제거된 부위의 내부 폭에 따라 각 층 트랜지스터의 게이트 패턴의 사이즈가 달라지게 된다. 그러므로, 상기 희생막들(104a~104f)은 각 층의 게이트 패턴 아래의 유효 채널 길이(effective channel length)와 같거나 더 두껍게 형성할 수 있다.
상기 희생막들(104a~104f)은 층간 절연막들(106a~106f)과 식각 선택비를 갖는 물질로 형성될 수 있다. 또한, 희생막들(104a~104f)은 반도체 패턴을 이루는 물질과도 식각 선택비를 가져야 한다. 즉, 상기 희생막들(104a~104f)은 반도체 패턴으로 제공되는 폴리실리콘과 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 희생막들(104a~104f)은 습식 식각 공정을 통해 빠르게 제거될 수 있는 물질일 수 있다. 상기 희생막들(104a~104f)이 습식 식각 공정에 의해 빠르게 제거되면, 상기 층간 절연막들(106a~106f)이 습식 식각액에 노출되는 시간을 단축시킬 수 있다. 그러므로, 상기 희생막들(104a~104f)이 습식 식각되는 동안, 상기 습식 식각액에 의해서 상기 층간 절연막들(106a~106f)이 손상되는 것을 감소시킬 수 있다.
일 예로, 상기 층간 절연막들(106a~106f)은 실리콘 산화물(SiO2)을 사용하여 형성할 수 있다. 또한, 상기 희생막들(104a~104f)은 실리콘 질화물로 형성할 수 있다.
한편, 희생막들(104a~104f)이 제거된 부위에 각 층의 트랜지스터들이 형성되므로, 희생막들(104a~104f) 및 층간 절연막들(106a~106f)이 각각 적층되는 수는 상기 셀 스트링 내에 포함되는 트랜지스터의 개수와 동일하거나 더 많게 된다. 구체적으로, 상기 셀 스트링 내에는 셀 트랜지스터뿐 아니라 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터도 구비되어야 하므로, 이를 고려하여 희생막들(104a~104f) 및 층간 절연막들(106a~106f)이 적층되어야 한다.
본 실시예에서는 상기 4개의 셀 트랜지스터 및 2개의 선택 트랜지스터가 적층된 것으로 설명하지만, 상기 각 트랜지스터들의 수는 더 많거나 작아질 수 있다.
도 2b를 참조하면, 최 상부에 위치하는 층간 절연막(106f) 상에 식각 마스크 패턴(도시되지 않음)을 형성하고, 상기 식각 마스크를 사용하여 층간 절연막들(106a~106f), 희생막들(104a~104f) 및 패드 절연막(102)을 순차적으로 식각함으로써 콘택홀의 형상을 갖는 제1 개구부들(108)을 형성한다. 이 때, 각 제1 개구부들(108)의 저면에는 기판(100) 표면이 노출된다. 상기 공정을 통해, 제1 개구부들(108)을 포함하는 몰드 구조물(109)이 형성된다.
제1 개구부들(108) 내에는 후속 공정을 통해 각 셀 스트링들을 형성하기 위한 액티브 영역으로 제공되는 반도체 패턴이 형성된다. 그러므로, 제1 개구부들(108)들은 각각 규칙적인 배열을 가질 수 있다.
도시된 것과 같이, 상기 제1 개구부(108)들의 내측벽에는 실리콘 산화물을 포함하는 층간 절연막들(106a~106f)과 실리콘 질화물을 포함하는 희생막들(104a~104f)이 노출되어 있다.
도 2c를 참조하면, 제1 개구부들(108)의 내 측벽에 노출된 희생막들(104a~104f)을 산화시킴으로써 블록킹 유전막(110)을 형성한다. 즉, 산화 분위기에서 상기 실리콘 질화물을 산화시켜 상기 희생막들(104a~104f) 표면에 블록킹 유전막(110)을 형성한다. 상기 산화는 상기 실리콘 질화물을 산화시킬 수 있는 라디컬 산화 공정으로 수행할 수 있다.
상기 블록킹 유전막(110)은 상기 희생막들(104a~104f)의 표면이 산화반응하면서 형성된 것이기 때문에, 상기 블록킹 유전막(110)이 형성되더라도 상기 제1 개구부들(108)의 내부 폭이 감소되지 않고 거의 동일하게 유지된다.
일반적인 방법으로, 증착 공정에 의해 제1 개구부(108) 측벽에 블록킹 유전막(110)을 형성하면, 상기 블록킹 유전막(110)이 형성되기 전에 비해 상기 제1 개구부(108)의 내부 폭이 상기 블록킹 유전막(110) 증착 두께의 약 2배 만큼 감소하게 된다. 그러나, 본 실시예에서와 같이, 상기 블록킹 유전막(110)을 상기 희생막들(104a~104f)을 산화시켜 형성하면, 상기 블록킹 유전막(110)이 형성되기 전, 후의 상기 제1 개구부(108)의 내부 폭의 차이가 상기 블록킹 유전막(110)의 두께보다 더 작게 된다.
도 2d를 참조하면, 상기 블록킹 유전막(110) 및 층간 절연막들(106a~106f)의 표면을 따라 전하 저장막(112)을 형성한다. 상기 전하 저장막(112)은 실리콘 질화물로 이루어질 수 있다. 상기 전하 저장막(112)은 화학기상증착법으로 형성될 수 있다.
상기 전하 저장막(112) 상부면을 따라 터널 절연막(114)을 형성한다. 상기 터널 절연막(114)은 실리콘 산화물로 이루어질 수 있다. 상기 터널 절연막(114)은 화학기상증착법으로 형성될 수 있다.
도 2e를 참조하면, 상기 터널 절연막(114) 상부면을 따라 제1 폴리실리콘막(116)을 형성한다. 상기 제1 폴리실리콘막(116)이 상기 제1 개구부(108) 내부를 완전하게 채우지 않도록 형성되어야 한다. 즉, 상기 제1 폴리실리콘막(116)은 상기 제1 개구부(108)의 측벽 및 저면과 상기 몰드 구조물(109)의 상부면을 따라 형성된다.
도 3a는 본 실시예에 따라 형성된 블록킹 유전막, 전하 저장막, 터널 절연막 및 제1 폴리실리콘막을 나타낸다.
도 3a에 도시된 것과 같이, 제1 개구부(108)를 형성하였을 때의 내부 직경은 d1이다. 본 실시예의 경우, 상기 블록킹 유전막(110)을 형성하는 것에 의해 상기 제1 개구부(108) 내부 폭이 거의 감소되지 않는다. 그러므로, 상기 블록킹 유전막(110) 상에 전하 저장막(112), 터널 절연막(114) 및 폴리실리콘막을 형성한 이 후에도 상기 제1 개구부(108)는 반도체 패턴을 형성하기에 충분히 넓은 내부 폭(d2)을 가질 수 있다. 즉, 상기 박막들을 형성한 이 후에도 상기 제1 개구부(108)의 내부 폭이 넓어서 이 후의 증착 및 식각 공정을 보다 용이하게 수행할 수 있다.
도 3b는 일반적인 방법으로 형성된 블록킹 유전막, 전하 저장막, 터널 절연막 및 제1 폴리실리콘막을 나타낸다.
도 3b에 도시된 것과 같이, 제1 개구부를 형성하였을 때의 내부 직경은 도 3a에서와 동일하게 d1이다. 일반적인 증착 방법으로 상기 블록킹 유전막을 형성한 경우, 상기 블록킹 유전막(110)을 형성하는 것에 의해 상기 제1 개구부(108) 내부 폭은 상기 블록킹 유전막 두께의 약 2배만큼 감소된다. 또한, 상기 블록킹 유전막(110) 상에 전하 저장막(112), 터널 절연막(114) 및 폴리실리콘막을 형성하면서 계속하여 상기 제1 내부 폭은 감소된다. 따라서, 상기 박막들을 형성한 이 후에 제1 개구부(108)는 상기 d2에 비해 좁은 d3의 내부 폭을 갖는다.
도 2f를 참조하면, 상기 제1 폴리실리콘막(116)을 에치백하여 상기 제1 개구부(108)의 저면에 위치하는 제1 폴리실리콘막(116) 및 몰드 구조물(109) 상부면에 위치하는 제1 폴리실리콘막(116)을 선택적으로 제거한다. 이로써, 상기 제1 개구부(108)의 측벽에 제1 폴리실리콘 패턴(116a)을 형성한다. 상기 제1 폴리실리콘 패턴(116a)은 원통 형상을 갖는다.
설명한 것과 같이, 상기 제1 폴리실리콘막(116)이 형성된 상태에서도 상기 제1 개구부(108)의 내부 직경이 충분히 넓기 때문에, 상기 제1 폴리실리콘막(116)을 식각하기 위한 식각 가스가 상기 제1 개구부(108)의 저면까지 빠르게 유입될 수 있다. 그러므로, 상기 제1 개구부(108) 저면에 상기 제1 폴리실리콘막(116)이 남아있음으로써 발생되는 불량을 감소시킬 수 있다. 또한, 상기 제1 폴리실리콘막(116)을 에치백하는 공정을 보다 용이하게 수행할 수 있다.
계속하여, 상기 제1 개구부(108) 저면에 위치하는 블록킹 유전막(110), 전하 저장막(112) 및 터널 절연막(114)이 추가적으로 제거하여 상기 기판 표면을 노출시킨다. 이로써, 예비 전하 저장막 패턴(112a) 및 예비 터널 절연막 패턴(114a)이 형성된다.
도 2g를 참조하면, 노출되어 있는 블록킹 유전막(110), 예비 전하 저장막 패턴(112a) 및 예비 터널 절연막 패턴(114a)을 습식 식각 공정을 통해 제거한다.
상기 제1 개구부(108)의 측벽에 형성되어 있는 블록킹 유전막(110), 예비 전하 저장막 패턴(112a) 및 예비 터널 절연막 패턴(114a)은 상기 제1 폴리실리콘 패턴(116a)에 의해 덮혀 있기 때문에, 상기 습식 식각 공정에 의해 제거되지 않는다. 반면에, 상기 제1 개구부(108) 저면에 위치하는 블록킹 유전막(110), 예비 전하 저장막 패턴(112a) 및 예비 터널 절연막 패턴(114a)은 모두 제거되어 상기 제1 개구부(108)의 저면에는 기판 표면이 노출된다. 따라서, 상기 제1 개구부(108) 내측벽에는 블록킹 유전막 패턴(110a), 전하 저장막 패턴(112b) 및 터널 절연막 패턴(114b)이 각각 형성된다. 또한, 상기 블록킹 유전막 패턴(110a), 전하 저장막 패턴(112b) 및 터널 절연막 패턴(114b)은 상기 기판(100)과 접촉되지 않고 상기 기판(100) 상부면과 이격된 형상을 갖는다.
도 2h를 참조하면, 상기 몰드 구조물 상부면, 상기 제1 개구부(108) 내측벽에 형성된 상기 제1 폴리실리콘 패턴(116a)과 노출된 상기 제1 개구부(108) 저면을 따라 제2 폴리실리콘막(116b')을 형성한다.
상기 공정을 수행하면, 상기 제1 개구부(108)의 내측벽에는 상기 제1 폴리실리콘막 패턴(116a) 및 제2 폴리실리콘막(116b')이 적층된 형상을 갖게된다. 또한, 상기 제1 개구부(108)의 저면에는 제2 폴리실리콘막(116b')이 형성됨으로써, 상기 제1 개구부(108) 저면의 기판과 상기 제2 폴리실리콘막(116b')이 접촉하는 형상을 갖게된다.
이와같이, 상기 제2 폴리실리콘막이 상기 기판과 접촉함으로써, 최종 완성된 수직형 반도체 소자는 기판에 전압을 인가하여 F/N 터널링에 의한 데이터의 소거가 가능해진다. 그러므로, 수직형 반도체 소자에서 데이터 소거하는 시간이 단축되며, 데이터 소거 동작에 따른 소자의 열화가 거의 발생되지 않는다.
도 2i를 참조하면, 상기 제2 폴리실리콘막(116b')이 형성된 제1 개구부(108)의 내부를 완전하게 채우도록 매립막을 형성한다. 상기 매립막은 상기 희생막들(104a~104f)과의 식각 선택비가 높은 물질로 형성할 수 있으며, 일 예로, 실리콘 산화물로 이루어질 수 있다. 이 후, 상기 매립막이 상기 제1 개구부의 상부면보다 낮아지게 되도록 상기 매립막을 에치백하여 매립막 패턴(118)을 형성한다.
또한, 상기 매립막 패턴(118) 상에 상기 제1 개구부(108)를 완전하게 채우도록 제3 폴리실리콘막을 형성하고, 상기 몰드막 구조물의 상부면이 노출되도록 상기 제3 폴리실리콘막 및 제2 폴리실리콘막을 연마한다. 상기 공정에 의해 상기 제1 개구부(108) 내부에 제2 및 제3 폴리실리콘막 패턴(116b, 116c)이 형성된다.
따라서, 상기 제1 내지 제3 폴리실리콘 패턴(116a~116c)이 적층된 형상의 반도체 패턴(117)이 형성된다. 상기 반도체 패턴(117)은 셀 스트링의 채널로 사용될 수 있다.
상기 반도체 패턴들(117) 사이에 위치하는 희생막들(104a~104f) 및 층간 절연막들(106a~106f)의 일부를 식각하여 제2 개구부들(126)을 형성한다. 예를들어, 상기 층간 절연막들(106a~106f) 상에 식각 마스크 패턴(도시안함)을 형성한 후, 상기 식각 마스크를 사용하여 층간 절연막들(106a~106f) 및 희생막들(104a~104f)을 순차적으로 식각하여 제2 개구부들(126)을 형성할 수 있다. 제2 개구부들(126)은 상기 제1 개구부들(108)을 사이에 두고 서로 나란하게 연장되는 트렌치 형상을 가질 수 있다.
상기 제2 개구부들(126)의 측벽에 노출되어 있는 희생막들(104a~104f)을 선택적으로 제거한다. 상기 희생막들(104a~104f)은 선택적 습식 식각 공정을 통해 제거될 수 있다.
상기 공정을 수행하면, 반도체 패턴들(117)의 외측면에는 일정 간격을 두고 이격된 층간 절연막 패턴들(106a~106f)이 남아있게 된다. 상기 희생막 패턴들(104a~104f)이 제거된 부위에는 반도체 패턴들(117)의 외측벽을 노출하는 그루부들(122)이 형성된다.
도 2j를 참조하면, 상기 그루부들(122) 내부를 완전히 채우면서 상기 제2 개구부(126)의 일부를 채우는 도전막(도시안함)을 형성한다. 후속 공정에서, 상기 도전막의 일부는 제거되어야 한다. 그러므로, 상기 도전막을 용이하게 제거할 수 있도록 상기 도전막은 얇은 두께로 형성하는 것이 바람직하다.
상기 도전막은 스텝 커버러지 특성이 양호한 도전 물질을 사용하여 증착함으로써 보이드의 발생을 억제할 수 있다. 상기 도전 물질은 저저항을 갖는 금속을 포함할 수 있다. 상기 도전 물질의 예로는, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 물질을 들 수 있다. 구체적인 예로, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 형성할 수 있다.
이 후, 상기 제2 개구부들(126)에 형성된 도전막을 식각한다. 즉, 상기 그루부(122) 내부의 도전막만을 남기도록 함으로써 상기 그루부들(122) 내부에 콘트롤 게이트 전극들(124a~124f)을 형성한다. 상기 도전막은 건식 식각 또는 습식 식각에 의해 식각될 수 있다. 상기 콘트롤 게이트 전극(124a~124f)은 베리어 금속막 패턴(123a) 및 금속막 패턴(123b)이 적층된 형상을 갖는다.
도 2k를 참조하면, 제2 개구부(126)를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 제2 개구부(126) 내부에 절연막 패턴(128)을 형성한다.
상기 반도체 패턴(117), 매립막 패턴(118), 절연막 패턴(128) 및 최상부 층간 절연막(106f) 상부면을 덮는 상부 층간 절연막(130)을 형성한다. 상기 상부 층간 절연막(130)을 관통하여 상기 반도체 패턴(117) 상부면과 접촉하는 비트 라인 콘택(132)을 형성한다. 또한, 상기 비트 라인 콘택(132) 상부면과 접촉하는 비트 라인들(134)을 형성한다. 비트 라인들(134)은 상기 제2 방향으로 연장되는 라인 형상을 가지고, 상기 반도체 패턴들(117)과 전기적으로 연결될 수 있다.
상기에서 설명한 것과 같이, 본 실시예 의하면, 상기 블록킹 유전막의 형성에 기인하여 제1 개구부의 직경이 거의 감소되지 않는다. 따라서, 상기 제1 개구부 내부에 수행되는 증착 공정 및 식각 공정의 마진이 증가하게 되고, 이로인해, 제1 개구부의 직경을 더욱 감소시킬 수 있게 된다. 그러므로, 반도체 소자는 보다 고집적화되고 높은 신뢰성을 갖게된다.
실시예 2
도 4a 내지 도 4e는 본 발명의 실시예 2에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 4a를 참조하면, 먼저 도 2a 및 도 2b를 참조로 설명한 공정을 수행하여, 제1 개구부(140)를 포함하는 예비 몰드 구조물을 형성한다. 상기 예비 몰드 구조물은 도 2b에 도시된 것과 같이, 패드 절연막 상에 희생막들 및 층간 절연막들이 반복하여 적층된 형상을 갖는다.
상기 제1 개구부(140) 측벽에 노출되어 있는 층간 절연막들의 일부를 선택적으로 식각한다. 이로써, 도 4a에 도시된 것과 같이, 상기 희생막(104a~104f)이 상기 층간 절연막(105a~105f)에 비해 돌출된 형상을 갖는 몰드 구조물을 형성한다.
도 4b를 참조하면, 상기 제1 개구부들(140)의 내 측벽에 노출된 희생막들(104a~104f)을 산화시킴으로써 블록킹 유전막(142)을 형성한다. 즉, 산화 분위기에서 상기 실리콘 질화물을 산화시켜 상기 희생막들(104a~104f) 표면에 블록킹 유전막(142)을 형성한다. 상기 산화 공정은 라디컬 산화공정을 포함할 수 있다.
상기 희생막들(104a~104f)은 상기 층간 절연막(105a~105f)에 비해 돌출되어 있으므로, 용이하게 산화 공정이 수행될 수 있다. 상기 희생막(104a~104f)의 가장자리 및 돌출된 측벽 부위까지 산화가 이루어지므로, 상기 블록킹 유전막(142)의 표면적이 더욱 넓어질 수 있다. 또한, 상기 희생막의 가장자리 부위가 라운드된 형상을 갖게된다. 따라서, 후속의 콘트롤 게이트 전극의 가장자리를 라운드되게 형성 할 수 있어서. 콘트롤 게이트 전극의 가장자리 전계 집중을 억제할 수 있다.
상기 블록킹 유전막(142)은 별도의 증착 공정을 통해 형성된 것이 아니라, 산화 반응에 의해 형성된 것이므로, 상기 블록킹 유전막(142)의 형성에 의해 상기 제1 개구부(140)의 내부폭이 거의 감소되지 않는다.
도 4c를 참조하면, 상기 제1 개구부(140)의 측벽에 전하 저장막 패턴(144) 및 터널 절연막 패턴(146)을 형성한다. 또한, 상기 터널 절연막 패턴(146) 및 제1 개구부(140) 저면에 노출된 기판(100) 표면에 제1 폴리실리콘막 패턴 및 제2 폴리실리콘 패턴이 적층된 형상의 반도체 패턴(148)을 형성한다. 상기 제1 개구부(140)의 내부를 완전하게 채우도록 매립막 패턴(150)을 형성한다.
상기 전하 저장막 패턴(144), 터널 절연막 패턴(146), 반도체 패턴(148)과 매립막 패턴(150)을 형성하는 공정은 도 2d 내지 도 2i를 참조로 설명한 것과 동일하다.
도 4d를 참조하면, 상기 반도체 패턴들(148) 사이에 위치하는 희생막들(104a~104f) 및 층간 절연막들(105a~105f)의 일부를 식각하여 제2 개구부들(152)을 형성한다. 상기 제2 개구부(152)들은 트렌치 형상을 가질 수 있다.
상기 제2 개구부들(152)의 측벽에 노출되어 있는 희생막들(104a~104f)을 선택적으로 제거하여 그루부들(156)을 형성한다. 상기 희생막들(104a~104f)은 선택적 습식 식각 공정을 통해 제거될 수 있다. 상기 그루부들(156) 내부에 콘트롤 게이트 전극들(158a~158f)을 형성한다. 상기 콘트롤 게이트 전극(158a~158f)은 베리어 금속막 패턴(157a) 및 금속막 패턴(157b)이 적층된 형상을 갖는다.
상기 제2 개구부(152) 및 콘트롤 게이트 전극(158a~158f) 형성 방법은 도 2i 및 도 2j를 참조로 설명한 것과 동일하다.
도 4e를 참조하면, 상기 제2 개구부(152)를 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 제2 개구부(152) 내부에 절연막 패턴(160)을 형성한다. 상기 반도체 패턴(148), 매립막 패턴(150), 절연막 패턴(160) 및 최상부 층간 절연막(105f) 상부면에 상부 층간 절연막(162)을 형성한다. 상기 반도체 패턴(148)과 접촉하는 비트 라인 콘택(164) 및 비트 라인(166)을 형성한다.
실시예 3
도 5a 내지 도 5c는 본 발명의 실시예 3에 따른 수직형 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
실시예 3에 따른 수직형 비휘발성 메모리 소자는 블록킹 유전막에 고유전율을 갖는 금속 산화물을 포함하는 것을 제외하고는 실시예 1의 비휘발셩 메모리 소자와 동일한 구조를 갖는다. 따라서, 상기 수직형 비휘발성 메모리 소자를 형성하기 위하여 금속 산화물을 형성하는 공정이 더 추가된다.
도 5a를 참조하면, 먼저 도 2a 내지 도 2i를 참조로 설명한 공정을 수행하여, 도 2i에 도시된 구조물을 형성한다.
계속하여, 상기 그루부들(122) 및 제2 개구부의 표면을 따라 상부 블록킹 유전막(170)을 증착한다. 상기 상부 블록킹 유전막(170)은 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물(170)은 알루미늄 산화물을 포함할 수 있다. 따라서, 본 실시예에서는 상기 희생막이 산화되어 형성된 실리콘 산화물 및 상기 그루부들의 표면 프로파일을 따라 형성된 금속 산화물이 적층된 블록킹 유전막 구조물(171)이 형성된다. 이와같이, 고유전율을 갖는 금속 산화물로써 상부 블록킹 유전막(170)을 형성함으로써, 고성능의 비휘발성 메모리 소자를 제조할 수 있다.
도 5b를 참조하면, 상기 그루부들(122) 내부를 완전히 채우면서 상기 제2 개구부(126)의 일부를 채우는 도전막(도시안함)을 형성한다. 상기 도전막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물등으로 이루어지는 베리어 금속막을 먼저 형성한 다음, 텅스텐으로 이루어지는 금속막을 증착하여 형성할 수 있다.
이 후, 상기 제2 개구부들(126)에 형성된 도전막을 식각한다. 즉, 상기 그루부(122) 내부의 도전막만을 남기도록 함으로써 상기 그루부들(122) 내부에 콘트롤 게이트 전극들(172a~172f)을 형성한다. 상기 도전막은 건식 식각 또는 습식 식각에 의해 식각될 수 있다. 상기 콘트롤 게이트 전극(172a~172f)은 베리어 금속막 패턴(173a) 및 금속막 패턴(173b)이 적층된 형상을 갖는다.
계속하여, 도 2k에서 설명한 공정을 동일하게 수행함으로써, 도 5c에 도시된 수직형 비휘발성 메모리 소자를 완성한다.
이하에서는, 본 발명에 따른 다른 실시예들을 나타낸다.
도 6은 본 발명의 다른 실시예를 도시한 것이다.
도시된 것과 같이, 본 실시예는 메모리 콘트롤러(520)와 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 상기 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자를 포함한다. 상기 메모리 콘트롤러(520)는 상기 메모리의 동작을 콘트롤하기 위한 입력 신호를 제공한다.
도 7은 또 다른 실시예를 도시한 것이다.
본 실시예는 호스트 시스템(700)에 연결된 메모리(510)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자를 포함한다.
상기 호스트 시스템(700)은 퍼스널 컴퓨터, 카메라, 모바일 기기, 게임기, 통신기기 등과 같은 전자제품을 포함한다. 상기 호스트 시스템(700)은 메모리(510)를 조절하고 작동시키기 위한 입력 신호를 인가하고, 상기 메모리(510)는 데이터 저장 매체로 사용된다.
도 8은 또 다른 실시예를 도시한 것이다. 본 실시예는 휴대용 장치(600)를 나타낸다. 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어의 복합기 등일 수 있다. 도시된 것과 같이, 휴대용 장치(600)는 메모리(510) 및 메모리 콘트롤러(520)를 포함한다. 상기 메모리(510)는 본 발명의 각 실시예들에 따른 구조를 갖는 수직형 비휘발성 메모리 소자를 포함한다. 상기 휴대용 장치(600)는 또한 인코더/디코더(610), 표시 부재(620) 및 인터페이스(670)를 포함할 수 있다. 데이터(오디오, 비디오 등)는 인코더/디코더(610)에 의해 상기 메모리 콘트롤러(520)를 경유하여 상기 메모리(510)로부터 입 출력된다.
상기 설명한 것과 같이, 본 발명에 의하면 우수한 성능을 갖는 수직형 비휘발성 메모리 소자를 제공할 수 있다. 상기 수직형 비휘발성 메모리 소자는 고집적화된 반도체 소자의 제조에 적극적으로 응용할 수 있다.
100 : 기판 102 : 패드 절연막
104a ~104f: 희생막 106a ~106f: 층간 절연막
105a ~105f: 층간 절연막
108, 140 : 제1 개구부 110,142 : 블록킹 유전막
110a : 블록킹 유전막 패턴 112 : 전하 저장막
112a : 예비 전하 저장막 패턴 112b, 144: 전하 저장막 패턴
114 : 터널 절연막 114a : 예비 터널 절연막 패턴
114b, 146 : 터널 절연막 패턴 116 : 제1 폴리실리콘막
116a: 제1 폴리실리콘 패턴 116b' : 제2 폴리실리콘막
116b : 제2 폴리실리콘막 패턴 116c : 제3 폴리실리콘 패턴
117, 148 : 반도체 패턴 118, 150 : 매립막 패턴
122, 156 : 그루부들
124a~124f, 158a~158f, 172a~172f : 콘트롤 게이트 전극
126, 152 : 제2 개구부 128, 160 : 절연막 패턴
130, 162 : 상부 층간 절연막 132, 164 : 비트 라인 콘택
134, 166 : 비트 라인 170 : 상부 층간 절연막

Claims (10)

  1. 기판 상에 희생막 및 층간 절연막이 반복 적층되고 기판을 노출하는 개구부들이 생성된 몰드막 패턴을 형성하는 단계;
    상기 개구부들 측벽에 노출된 희생막을 산화시켜 블록킹 유전막을 형성하는 단계;
    상기 블록킹 유전막 및 층간 절연막 표면상에 전하 저장막, 터널 절연막 및 제1 폴리실리콘막을 순차적으로 형성하는 단계;
    상기 개구부 저면에 형성된 제1 폴리실리콘막, 블록킹 유전막, 전하 저장막, 터널 절연막을 각각 식각하여, 상기 개구부 측벽에 제1 폴리실리콘막 패턴, 블록킹 유전막 패턴, 전하 저장막 패턴, 터널 절연막 패턴을 형성하는 단계;
    상기 개구부 저면과 접촉하면서 상기 제1 폴리실리콘막 패턴 상에 제2 폴리실리콘막을 증착시켜, 제1 폴리실리콘막 패턴 및 제2 폴리실리콘막을 포함하는 반도체 패턴을 형성하는 단계;
    상기 층간 절연막 패턴들의 사이에 그루부들이 생성되도록 상기 희생막 패턴들을 제거하는 단계; 및
    상기 그루부 내부에 각각 콘트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  2. 제1항에 있어서, 상기 희생막은 실리콘 질화물을 증착시켜 형성하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  3. 제2항에 있어서, 상기 블록킹 유전막은 실리콘 산화물로 형성하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  4. 제1항에 있어서, 상기 산화 공정은 라디컬 산화 공정을 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  5. 제1항에 있어서, 상기 블록킹 유전막이 형성되기 전, 후의 상기 개구부의 내부 폭의 차이는 상기 블록킹 유전막의 두께보다 작은 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  6. 제1항에 있어서, 상기 제1 폴리실리콘막 패턴, 블록킹 유전막 패턴, 전하 저장막 패턴, 터널 절연막 패턴을 형성하는 단계는,
    상기 제1 폴리실리콘막을 이방성 식각하여 상기 개구부 측벽에 제1 폴리실리콘막 패턴을 형성하는 단계; 및
    상기 개구부 저면에 기판이 노출되도록 상기 개구부 저면에 위치하는 블록킹 유전막, 전하 저장막 및 터널 절연막을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  7. 제1항에 있어서, 상기 블록킹 유전막 및 콘트롤 게이트 사이에 금속 산화물을 포함하는 상부 블록킹 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  8. 제1항에 있어서, 상기 희생막들 및 층간 절연막들의 일부를 식각하여, 상기 반도체 패턴들을 사이에 두고 서로 나란하게 배치되는 트렌치들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  9. 제8항에 있어서, 상기 콘트롤 게이트 전극을 형성하는 단계는,
    상기 그루부 내부를 채우면서 상기 트렌치 내부를 부분적으로 채우는 도전막을 형성하는 단계; 및
    상기 그루부 내부에 도전막이 남아있도록 상기 트렌치 내부에 형성된 도전막을 식각하는 단계를 포함하는 것을 특징으로 하는 수직형 반도체 소자 제조 방법.
  10. 제9항에 있어서, 상기 도전막은 베리어 금속막 및 금속막을 적층시켜 형성하는 것을 특징으로 하는 수직형 반도체 소자의 제조 방법.
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