KR20100087810A - 반도체 소자의 금속 배선 형성방법 - Google Patents

반도체 소자의 금속 배선 형성방법 Download PDF

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Abstract

본 발명은 배선 간 정전 용량을 감소시킬 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 제1 절연막을 사이에 두고 분리된 다수의 하부 도전성 패턴들을 포함하는 반도체 기판이 제공되는 단계, 하부 도전성 패턴들의 상부에 보조 패턴들을 형성하는 단계, 보조 패턴들 사이의 공간이 매립되도록 제1 절연막의 상부에 제2 절연막을 형성하는 단계, 보조 패턴을 제거하여 하부 도전성 패턴을 노출시키는 다마신 패턴을 형성하는 단계, 및 다마신 패턴의 내부를 금속 물질로 매립하는 단계를 포함한다.
다마신 패턴, 금속 배선, 정전 용량

Description

반도체 소자의 금속 배선 형성방법{Manufacturing method of metal line for semiconductor device}
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 배선 간 정전 용량을 감소시킬 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
최근 반도체 소자 중 고집적화에 유리한 낸드 플래시 메모리 소자에 대한 개발이 활발하게 이루어지고 있다.
낸드 플래시 메모리 소자는 메모리 셀 어레이 및 페이지 버퍼를 포함한다. 메모리 셀 어레이는 다수의 메모리 셀들이 직렬로 연결된 셀 스트링, 셀 스트링의 일단에 연결된 소스 선택 트랜지스터, 및 셀 스트링의 타단에 연결된 드레인 선택 트랜지스터를 포함한다. 나란하게 배열된 셀 스트링의 메모리 셀들은 워드 라인을 통해 연결된다. 여기서, 드레인 선택 트랜지스터는 셀 스트링과 비트 라인을 선택적으로 접속시킨다. 또한 소스 선택 트랜지스터는 셀 스트링과 접지에 연결된 공통 소스 라인을 선택적으로 접속시킨다.
페이지 버퍼는 메모리 셀 어레이의 특정 셀들에 대하여 데이터를 기입하거나 특정 셀에 저장되었던 데이터를 독출한다. 메모리 셀에 저장된 데이터를 독출하기 위하여 비트 라인을 제1 전압으로 프리차지시킨 후, 비트 라인에 제1 전압보다 낮은 제2 전압을 인가하여 비트 라인의 전압 변화를 감지한다. 이 때, 감지된 비트 라인의 전압 변화를 페이지 버퍼에 포함된 래치 회로에 저장하는 과정을 수행한다. 여기서, 래치 회로의 데이터를 변화시킬 수 있을 정도의 비트 라인 전압 변화가 일어나는데 소요되는 시간을 센싱 타임(sensing time)이라고 한다. 낸드 플래시 메모리 소자에서 독출 동작을 수행하는데 소요되는 시간의 대부분은 센싱 타임이 차지하므로 낸드 플래시 메모리 소자의 속도를 개선하기 위해서는 센싱 타임을 줄이는 것이 필요하다. 센싱 타임은 수학식 1과 같이 표현된다.
센싱 타임(Sensing Time)= CBL·△V/Icell (CBL:비트 라인간 정전 용량, △V : 제1 전압과 제2 전압의 차이, Icell : 셀 스트링에 흐르는 전류)
수학식 1을 참조하면, 센싱 타임은 비트 라인간 정전 용량(CBL)의 영향을 받고 있음 알 수 있다.
한편, 반도체 소자의 고집적화에 따라 낸드 플래시 메모리 소자의 크기가 작아지면서 비트 라인간 간격이 좁아지고 있다. 이에 따라 비트 라인간 정전 용량(CBL)이 증가하여 센싱 타임이 증가되는 문제가 발생한다. 따라서, 비트 라인간 간격이 좁아지더라도 비트 라인간 정전 용량(CBL)이 증가하지 않는 낸드 플래시 메 모리 소자가 요구된다.
반도체 소자의 고집적화에 따라 배선 간 간격이 좁아져서 배선 간 정전 용량이 증가하는 문제는 비트 라인뿐만 아니라 동일 선상에 배치되는 반도체 소자의 다양한 금속 배선들에서도 문제가 될 수 있다.
이하, 비트 라인을 포함하는 금속 배선들의 형성 방법을 구체적으로 설명한다. 금속 배선들을 형성하기 위하여 먼저 반도체 소자의 게이트 패턴들을 포함하는 하부 도전 패턴들과, 제1 절연막이 형성된 반도체 기판이 제공된다. 제1 절연막은 하부 도전 패턴들을 절연시키기 위해 형성되는 것으로서 산화막을 이용하여 형성한다. 이 후, 제1 절연막의 상부에 질화막 및 산화막이 적층된 구조의 제2 절연막을 형성한다. 이어서 제2 절연막을 식각하여 제2 절연막에 다마신 패턴을 형성한 후, 다마신 패턴 내부에 금속 배선을 형성한다. 이로써 금속 배선들 사이는 질화막 및 산화막이 적층된 구조의 제2 절연막을 통해 절연된다. 여기서 질화막은 산화막에 비해 느리게 식각되므로 제2 절연막에 다마신 패턴을 형성하는 과정에서 산화막으로 이루어진 제1 절연막이 과도 식각되는 것을 방지하는 식각 정지막 역할을 한다. 그러나, 질화막은 산화막에 비해 유전 상수가 높을 물질로서, 금속 배선간 정전용량을 증가시키는 원인이 된다.
본 발명은 배선 간 정전 용량을 감소시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 제1 절연막을 사이에 두고 분리된 다수의 하부 도전성 패턴들을 포함하는 반도체 기판이 제공되는 단계, 하부 도전성 패턴들의 상부에 보조 패턴들을 형성하는 단계, 보조 패턴들 사이의 공간이 매립되도록 제1 절연막의 상부에 제2 절연막을 형성하는 단계, 보조 패턴을 제거하여 하부 도전성 패턴을 노출시키는 다마신 패턴을 형성하는 단계, 및 다마신 패턴의 내부를 금속 물질로 매립하는 단계를 포함한다.
보조 패턴들을 형성하는 단계는 제1 절연막 및 하부 도전성 패턴들의 상부에 보조막을 형성하는 단계, 및 제1 절연막이 노출되도록 보조막을 식각하여 보조 패턴들을 형성하는 단계를 포함한다.
보조막은 건식 식각 공정을 이용하여 식각된다.
본 발명의 다른 실시 예에 따른 반도체 소자의 금속 배선 형성 방법은 제1 절연막을 사이에 두고 분리된 다수의 하부 도전성 패턴들을 포함하는 반도체 기판이 제공되는 단계, 제1 절연막에 비해 건식 식각 공정에 대한 식각 속도가 빠른 물질을 이용하여 하부 도전성 패턴들 상부에 보조 패턴들을 형성하는 단계, 보조 패 턴들 사이의 공간이 매립되도록 제1 절연막의 상부에 제2 절연막을 형성하는 단계, 보조 패턴을 제거하여 하부 도전성 패턴을 노출시키는 다마신 패턴을 형성하는 단계, 및 다마신 패턴의 내부를 금속 물질로 매립하는 단계를 포함한다.
보조 패턴들을 형성하는 단계는 제1 절연막 및 하부 도전성 패턴들의 상부에 제1 절연막에 비해 건식 식각 공정에 대한 식각 속도가 빠른 물질을 이용하여 보조막을 형성하는 단계, 및 제1 절연막이 노출되도록 건식 식각 공정을 이용하여 보조막을 식각하여 보조 패턴들을 형성하는 단계를 포함한다.
제1 절연막 및 제2 절연막은 산화막을 이용하여 형성하고, 보조 패턴들은 실리콘 질화막(Si3N4) 또는 폴리 실리콘을 이용하여 형성한다.
보조 패턴들을 제거하는 단계에서 실리콘 질화막(Si3N4)은 H3PO4를 이용한 습식 식각 공정으로 제거하고, 폴리 실리콘은 HF, HNO3 및 HAc(acetic acid))가 혼합된 식각액을 이용하여 제거한다.
제2 절연막은 에어-갭을 포함한다.
보조 패턴을 형성하는 단계 이 전에 하부 도전성 패턴들 및 제1 절연막의 상부에 버퍼 산화막을 형성하는 단계를 더 실시한다.
다마신 패턴을 형성하는 단계에서 보조 패턴을 제거한 후, 하부 도전성 패턴 상부에 형성된 버퍼 산화막을 제거한다.
본 발명은 질화막을 도입하지 않더라도 금속 배선이 형성될 영역을 정의하는 다마신 패턴 형성 공정의 안정성을 개선할 수 있으므로 금속 배선간 정전 용량을 개선할 수 있다.
본 발명은 금속 배선간 정전 용량을 감소시킬 수 있으므로 금속 배선간 간섭으로 인한 데이터 오류를 감소시킬 수 있다.
본 발명의 금속 배선 형성 방법이 낸드 플래시 메모리 소자의 비트 라인 형성방법에 적용된 경우, 비트 라인 간 정전용량을 개선할 수 있으므로 센싱 타임을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1g는 본 발명의 제1 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 하부 도전성 패턴(105)들과 하부 도전성 패턴(105)들 사이를 절연하는 제1 절연막(103)이 형성된 반도체 기판(101)이 제공된다. 제1 절연 막(103)은 실리콘 산화막(SiO2)등의 산화막을 이용하여 형성한다.
하부 도전성 패턴(105)은 반도체 기판(101)의 상부에 제1 절연막(103)을 형성한 후, 제1 절연막(103)을 식각하여 콘택홀 또는 트렌치를 포함하는 제1 다마신 패턴(104)을 형성함으로써 형성될 수 있다. 도면에 도시하진 않았으나, 제1 절연막(103)과 반도체 기판(101)의 사이에는 반도체 소자의 게이트 패턴이 더 형성될 수 있고, 게이트 패턴 양측의 반도체 기판(101)에는 접합 영역이 더 형성될 수 있다. 낸드 플래시 메모리 소자의 경우, 하부 도전성 패턴(105)은 접합 영역들 중 드레인 영역에 연결된 드레인 콘택 플러그일 수 있다.
도 1b를 참조하면, 하부 도전성 패턴(105) 및 제1 절연막(103)의 상부에 보조막(107) 및 제1 식각 베리어 패턴(109)을 형성한다.
제1 식각 베리어 패턴(109)은 하드 마스크 막 및 포토레지스트 막이 적층된 구조로 형성되거나, 포토레지스트 막의 단일막으로 형성될 수 있다. 이러한 제1 식각 베리어 패턴(109)은 후속 공정에서 보조 패턴이 형성될 영역을 정의하는 패턴으로 형성된다.
보조막(107)은 제1 절연막(103)과 다른 화학 물질에 반응하는 물질을 이용하여 형성하는 것이 바람직하며, 제1 절연막(103)에 비해 건식 식각 속도가 빠른 물질을 이용하여 형성하는 것이 바람직하다. 보다 구체적으로 제1 절연막(103)이 산화막으로 형성되는 것을 고려하여, 보조막(107)은 H3PO4에 반응하는 실리콘 질화막(Si3N4) 또는 HF, HNO3 및 HAc(acetic acid)가 혼합된 물질에 반응하는 폴리 실리 콘을 이용하여 형성하는 것이 바람직하다.
도 1c를 참조하면, 제1 절연막(103)이 노출될 때까지 건식 식각 공정을 이용하여 보조막을 식각한다. 이 때, 제1 식각 베리어 패턴 하부의 보조막은 식각되지 않고 남아 보조 패턴(107a)이 된다. 이러한 보조 패턴(107a)의 형성 후, 제1 식각 베리어 패턴을 제거한다.
제1 절연막(103)은 산화막을 이용하여 형성되고, 보조막은 산화막에 비해 건식 식각 속도가 빠른 실리콘 질화막(Si3N4) 또는 폴리 실리콘을 이용하여 형성되었으므로 보조 패턴(107a)을 형성하기 위한 건식 식각 공정시 제1 절연막(103)의 손실량은 100Å이내로 제어될 수 있다.
보조 패턴(107a)은 후속 공정에서 제2 다마신 패턴이 형성될 영역을 정의하는 패턴이다. 한편, 후속 공정에서 제2 다마신 패턴 내부에는 하부 도전성 패턴(105)에 연결된 금속 배선이 형성되어야 하므로 보조 패턴(107a)은 하부 도전성 패턴(105)의 상부에 형성되는 것이 바람직하다.
도 1d를 참조하면, 보조 패턴(107a)들 사이의 공간이 매립될 수 있도록 충분한 두께의 제2 절연막(111)을 형성한다. 제2 절연막(111)은 후속 공정에서 형성될 금속 배선들 사이를 절연하는 막이므로 금속 배선간 정전 용량을 개선하기 위해 질화막보다 유전율이 낮은 실리콘 산화막(SiO2)등의 산화막을 이용하여 형성하는 것이 바람직하다.
제2 절연막(111)은 LP-CVD(Low Pressure - Chemical Vapor Deposition), PE- CVD(Plasma Enhanced - Chemical Vapor Deposition), HDP(High Density Plasma), 및 SOD(Spin on Dielectric) 방식을 이용하여 증착될 수 있다. 여기서 SOD방식을 이용하여 제2 절연막(111)을 증착하는 경우, 제2 절연막(111)을 증착 후 큐어링 공정이 더 실시될 수 있다.
도 1e를 참조하면, 평탄화 공정 및 에치-백(etch-back)공정을 이용하여 보조 패턴(107a)의 상부의 제2 절연막(111)을 제거한다. 이로써 제2 절연막(111)은 보조 패턴(107a)들 사이의 공간을 매립함과 아울러 보조 패턴(107a)들을 사이에 두고 분리된다. 또한 보조 패턴(107a)들이 노출된다.
상술한 평탄화 공정은 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)방식을 이용하여 실시될 수 있다.
도 1f를 참조하면, 노출된 보조 패턴들을 제거하여 제2 절연막(111) 사이에 하부 도전성 패턴(105)을 노출시키는 제2 다마신 패턴(113)이 형성된다. 보조 패턴은 습식 식각 공정을 이용하여 제거될 수 있다. 이 때, 보조 패턴은 제1 절연막(103)과 다른 물질을 이용하여 형성하였으므로 보조 패턴을 제거하기 위한 습식 식각 공정시 제1 절연막(103)의 손실이 방지된다.
보조 패턴이 실리콘 질화막(Si3N4)으로 형성된 경우, 보조 패턴의 제거시 H3PO4를 이용하여 보조 패턴을 습식 식각한다. 또한 보조 패턴이 폴리 실리콘으로 형성된 경우, 보조 패턴의 제거시 HF, HNO3 및 HAc(acetic acid)가 혼합된 식각액을 이용하여 보조 패턴을 습식 식각한다.
도 1g를 참조하면, 제2 절연막(111) 사이에 형성된 제2 다마신 패턴 내부를 금속 물질로 매립하여 하부 도전성 패턴(105)에 연결된 금속 배선(115)을 형성한다. 금속 배선(115)은 제2 다마신 패턴이 매립될 수 있도록 제2 다마신 패턴을 포함하는 제2 절연막(111)의 상부에 충분한 두께의 금속 물질을 형성한 후, 평탄화 공정 또는 에치-백 공정으로 제2 절연막(111)의 상부에 형성된 금속 물질을 제거함으로써 형성될 수 있다. 하부 도전성 패턴(105)이 드레인 콘택 플러그인 경우, 금속 배선(115)은 비트 라인이 된다.
이와 같이 본 발명의 제1 실시 예에서는 산화막에 비해 건식 식각 속도가 빠르고 산화막과 다른 식각액에 식각되는 물질을 이용하여 하부 도전성 패턴들 상부에 보조 패턴을 형성한 후 보조 패턴들 사이를 제2 절연막으로 채우고 보조 패턴 제거하여 제2 다마신 패턴을 형성하였다. 즉, 본 발명의 제1 실시 예에서는 제2 다마신 패턴을 형성하기 위해 제2 절연막의 식각 공정을 실시하지 않아도 된다. 따라서 본 발명의 제1 실시 예에서는 제2 절연막을 산화막만을 이용하여 형성하더라도 제1 절연막이 과도하게 식각되는 문제가 발생하지 않는다. 그 결과 본 발명의 제1 실시 예에서는 제2 절연막으로 질화막을 도입하지 않더라도 제1 절연막의 과도 식각을 방지할 수 있으므로 공정의 안정성과 금속 배선간 정전 용량을 동시에 개선할 수 있다.
도 2a 및 도 2b는 본 발명의 제2 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b를 참조하면, 본 발명의 제2 실시 예에 따른 반도체 소자의 금속 배선 형성방법은 도 1a 내지 도 1g에서 상술한 본 발명의 제1 실시 예와 비교하여 제2 절연막(211)의 내부에 에어-갭(Air-gap)(251)이 형성되는 것이 다를 뿐 그 외에는 동일하다. 도 2a에 도시된 바와 같이 제2 절연막(211)의 형성 공정시 제2 절연막(211) 내부에 형성된 에어-갭(251)은 도 2b에 도시된 바와 같이 최종적으로 금속 배선(215)들 사이에 남게 된다. 이러한 에어-갭(251)은 산화막에 비해 유전상수가 낮으므로 금속 배선(215)들 사이에 형성된 제2 절연막(211) 내부에 남아 금속 배선(215)들간 정전용량을 더욱 낮출 수 있다.
도 3a 및 도 3b는 본 발명의 제3 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b를 참조하면, 본 발명의 제3 실시 예에 따른 반도체 소자의 금속 배선 형성방법은 도 1a 내지 도 1g에서 상술한 본 발명의 제1 실시 예와 비교하여 제1 절연막(303)의 상부에 버퍼 산화막(351)을 더 형성한 것 이외에 동일하다. 버퍼 산화막(351)은 도 3a에 도시된 바와 같이 보조막(307)을 형성하기 전, 하부 도전성 패턴(305) 및 제1 절연막(303)의 상부에 형성된다. 이러한 버퍼 산화막(351)은 보조 패턴을 형성하기 위한 건식 식각 공정시 제1 절연막(303)의 손실을 더욱 개선하기 위해 형성된 것이다. 버퍼 산화막(351)은 보조 패턴 제거 후 HF 또는 BOE(Buffered Oxide Etchant)를 이용한 세정 공정을 이용하여 제거된다. 이에 따라 도 3b에 도시된 바와 같이 본 발명의 제3 실시 예에 따른 금속 배선(315)들은 버퍼 산화막(351) 및 제2 절연막(311)이 적층된 구조를 사이에 두고 형성된다.
본 발명의 제3 실시 예에서도 금속 배선(315)들 사이를 절연시키는 물질로 산화막만이 남으므로 금속 배선(315)들간 정전 용량을 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1g는 본 발명의 제1 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도들.
도 2a 및 도 2b는 본 발명의 제2 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도들.
도 3a 및 도 3b는 본 발명의 제3 실시 예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101, 201, 301 : 반도체 기판 103, 203, 303 : 제1 절연막
105, 205, 305 : 하부 도전성 패턴 107, 207, 307 : 보조막
107a : 보조 패턴 111, 211, 311 : 제2 절연막
113, 213, 313 : 다마신 패턴 115, 215, 315 : 금속 배선
251 : 에어- 갭 351 : 버퍼 산화막

Claims (10)

  1. 제1 절연막을 사이에 두고 분리된 다수의 하부 도전성 패턴들을 포함하는 반도체 기판이 제공되는 단계;
    상기 하부 도전성 패턴들의 상부에 보조 패턴들을 형성하는 단계;
    상기 보조 패턴들 사이의 공간이 매립되도록 상기 제1 절연막의 상부에 제2 절연막을 형성하는 단계;
    상기 보조 패턴을 제거하여 상기 하부 도전성 패턴을 노출시키는 다마신 패턴을 형성하는 단계; 및
    상기 다마신 패턴의 내부를 금속 물질로 매립하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 보조 패턴들을 형성하는 단계는
    상기 제1 절연막 및 상기 하부 도전성 패턴들의 상부에 보조막을 형성하는 단계; 및
    상기 제1 절연막이 노출되도록 상기 보조막을 식각하여 상기 보조 패턴들을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  3. 제 2 항에 있어서,
    상기 보조막은 건식 식각 공정을 이용하여 식각되는 반도체 소자의 금속 배선 형성방법.
  4. 제1 절연막을 사이에 두고 분리된 다수의 하부 도전성 패턴들을 포함하는 반도체 기판이 제공되는 단계;
    상기 제1 절연막에 비해 건식 식각 공정에 대한 식각 속도가 빠른 물질을 이용하여 상기 하부 도전성 패턴들 상부에 보조 패턴들을 형성하는 단계;
    상기 보조 패턴들 사이의 공간이 매립되도록 상기 제1 절연막의 상부에 제2 절연막을 형성하는 단계;
    상기 보조 패턴을 제거하여 상기 하부 도전성 패턴을 노출시키는 다마신 패턴을 형성하는 단계; 및
    상기 다마신 패턴의 내부를 금속 물질로 매립하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  5. 제 4 항에 있어서,
    상기 보조 패턴들을 형성하는 단계는
    상기 제1 절연막 및 상기 하부 도전성 패턴들의 상부에 상기 제1 절연막에 비해 건식 식각 공정에 대한 식각 속도가 빠른 물질을 이용하여 보조막을 형성하는 단계; 및
    상기 제1 절연막이 노출되도록 상기 건식 식각 공정을 이용하여 상기 보조막 을 식각하여 상기 보조 패턴들을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 산화막을 이용하여 형성하고,
    상기 보조 패턴들은 실리콘 질화막(Si3N4) 또는 폴리 실리콘을 이용하여 형성하는 반도체 소자의 금속 배선 형성방법.
  7. 제 6 항에 있어서,
    상기 보조 패턴들을 제거하는 단계에서
    상기 실리콘 질화막(Si3N4)은 H3PO4를 이용한 습식 식각 공정으로 제거하고,
    상기 폴리 실리콘은 HF, HNO3 및 HAc(acetic acid))가 혼합된 식각액을 이용하여 제거하는 반도체 소자의 금속 배선 형성방법.
  8. 제 1 항 또는 제 4 항에 있어서,
    상기 제2 절연막은 에어-갭을 포함하는 반도체 소자의 금속 배선 형성방법.
  9. 제 1 항 또는 제 4 항에 있어서,
    상기 보조 패턴을 형성하는 단계 이 전에
    상기 하부 도전성 패턴들 및 상기 제1 절연막의 상부에 버퍼 산화막을 형성하는 단계를 더 실시하는 반도체 소자의 금속 배선 형성방법.
  10. 제 9 항에 있어서,
    상기 다마신 패턴을 형성하는 단계에서 상기 보조 패턴을 제거한 후, 상기 하부 도전성 패턴 상부에 형성된 상기 버퍼 산화막을 제거하는 반도체 소자의 금속 배선 형성방법.
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US9401305B2 (en) * 2014-11-05 2016-07-26 Sandisk Technologies Llc Air gaps structures for damascene metal patterning
US9847249B2 (en) * 2014-11-05 2017-12-19 Sandisk Technologies Llc Buried etch stop layer for damascene bit line formation

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Publication number Priority date Publication date Assignee Title
KR100307490B1 (ko) * 1999-08-31 2001-11-01 한신혁 반도체 장치의 기생 용량 감소 방법
KR100420413B1 (ko) * 2000-06-30 2004-03-03 주식회사 하이닉스반도체 반도체소자의 제조방법
US7727888B2 (en) * 2005-08-31 2010-06-01 International Business Machines Corporation Interconnect structure and method for forming the same
US7629247B2 (en) * 2007-04-12 2009-12-08 Sandisk 3D Llc Method of fabricating a self-aligning damascene memory structure

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