KR100632645B1 - 바저항 측정패턴을 갖는 플래쉬 메모리 소자 및 그의형성방법 - Google Patents
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Abstract
본 발명은 바저항 측정패턴을 갖는 플래쉬 메모리 소자 및 그의 형성방법에 관한 것으로, 셀프 얼라인 플로팅 게이트(Self Aligned Floating Gate) 스킴에서 소자분리막 표면내에 트렌치(trench)를 형성하고 이를 매립하여 바저항 측정용 플로팅 게이트를 형성하여 SAFG 스킴에서도 플로팅 게이트의 바저항 측정이 가능케 하고, 바저항 측정을 위한 콘택을 바저항 측정용 플로팅 게이트에 직접 연결시킴으로써 기생 인터페이스(interface)의 영향으로 인한 바저항 측정값의 변이(variation)를 줄이기 위한 기술이다.
플래쉬 메모리, 바저항 측정패턴, 셀프 얼라인 플로팅 게이트(SAFG)
Description
도 1은 종래 기술에 따른 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 단면도
도 2는 본 발명에 따른 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 단면도
도 3a 내지 도 3c는 본 발명에 따른 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들
도 4는 종래 기술 및 본 발명에 따른 바저항 측정패턴을 이용하여 측정된 저항값을 비교한 그래프
<도면의 주요 부분에 대한 부호의 설명>
20 : 반도체 기판 23 : 소자분리막
26 : 바저항 측정용 플로팅 게이트 27 : 유전체막
30 : 바저항 측정용 콘택
본 발명은 플래쉬 메모리 소자 및 그의 형성방법에 관한 것으로, 특히 셀프 얼라인 플로팅 게이트(Self Aligned Floating Gate) 스킴(Scheme)에서 플로팅 게이트의 바저항(bar resistance)을 측정하기 위한 바저항 측정패턴을 갖는 플래쉬 메모리 소자 및 그의 형성방법에 관한 것이다.
플래쉬 메모리(flash memory) 소자는 프로그래밍(programming) 및 소거(erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터(transistor)로서 한 비트(bit)의 저장 상태를 실현하며, 전기적으로 프로그래밍과 소거를 수행한다.
플래쉬 메모리 소자는 일반적으로 실리콘 기판 상부에 형성된 터널 산화막, 플로팅 게이트(floating gate), 유전체막, 컨트롤 게이트(control gate)를 포함하는 구조를 갖는다. 플래쉬 메모리 소자의 데이터 저장은 컨트롤 게이트와 실리콘 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다.
플래쉬 메모리 소자에서 플로팅 게이트의 브레이크다운 전압(breakdown voltage) 특성, 전압 계수(Voltage coefficient)에 대한 특성 및 면저항 특성을 분석하기 위해서 주변회로 영역(peri region)에 바저항 측정패턴을 형성하고 있다.
도 1은 종래 기술에 따른 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 단면도이다.
도 1을 보면, 바저항 측정용 콘택(16)이 바저항 측정용 플로팅 게이트(12)에 직접 연결되지 않고, 바저항 측정용 플로팅 게이트(12) 상부에 있는 텅스텐막(15)과 컨트롤 게이트용 폴리실리콘막(14)을 통해서 간접적으로 연결되어 있다. 미설명된 도면부호 10은 반도체 기판을, 11은 소자분리막을, 13은 ONO(Oxide-Nitride-Oxide) 유전체막을 각각 나타낸다.
플로팅 게이트의 바저항 측정을 위해서는 하부의 바저항 측정용 플로팅 게이트(12)를 통하여 전기적으로 연결되는 바저항 측정용 콘택(16)을 2개 구성해야 하며, 2개의 바저항 측정용 콘택(16)에 저항 측정 장치의 양 단자를 각각 연결하여 바저항을 측정한다.
상기 바저항 측정용 콘택(16)과 바저항 측정용 플로팅 게이트(12) 사이에 텅스텐막(15)과 컨트롤 게이트용 폴리실리콘막(14)이 존재하므로, 측정된 바저항값(Rs)에는 바저항 측정용 콘택(16)의 접촉저항값(Rc)과 바저항 측정용 플로팅 게이트(12)의 고유저항값(Rpoly1) 이외에 기생 인터페이스(interface)에서의 저항값 즉, 텅스텐막(15)과 컨트롤 게이트용 폴리실리콘막(14)간 인터페이스(①) 및 컨트롤 게이트용 폴리실리콘막(14)과 바저항 측정용 플로팅 게이트(12)간 인터페이스(②)에서의 저항값이 합산되어 측정되게 되며, 측정되는 바저항값에 심한 변이(variation)가 발생한다. 이와 같이 변이가 심한 이유는 기생 인터페이스에서의 저항값에 의한 영향 때문인 것으로 판단된다.
한편, 상기 바저항 측정용 플로팅 게이트(12)는 소자분리막(11)상에 위치되어야 한다. 바저항 측정용 플로팅 게이트(12)가 액티브 영역(active region)상에 위치할 경우 플라즈마 데미지(plasma damage)로 인해 터널 산화막의 특성이 열화되어 정확한 소자 특성 평가가 불가능하며, 콘택 식각이 잘못될 경우 액티브 영역이 어택(attack)될 우려가 있기 때문이다.
플래쉬 메모리 소자는 디자인 룰(design rule)이 70nm 이하로 낮아지면서 리소그래피(lithography) 장비의 오버레이 정확도(overlay accuracy) 한계에 비해 실제 요구되는 정확도가 더 작아짐에 따라서 기판에 이미 형성된 소자분리 트렌치(trench)에 자기 정렬(self align) 방식으로 플로팅 게이트를 형성하는 셀프 얼라인 플로팅 게이트(Self Align Floating Gate :SAFG) 스킴(scheme)을 채택하게 되었다.
셀프 얼라인 플로팅 게이트(SAFG) 스킴(scheme)에서는 액티브 영역 위에 플로팅 게이트가 자동적으로 형성되므로 소자분리막상에 플로팅 게이트를 형성하는 것이 불가능하다. 따라서, 바저항 측정이 불가능한 실정이다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 기생 인터페이스 저항에 대한 영향을 최소화하여 안정적인 값을 갖는 바저항 측정이 가능한 바저항 측정 패턴을 갖는 플래쉬 메모리 소자 및 그의 형성방법을 제공하는데 있다.
본 발명의 다른 목적은 셀프 얼라인 플로팅 게이트(SAFG) 스킴에서 플로팅 게이트의 바저항 측정을 가능케 하는데 그 목적이 있다.
본 발명에 따른 바저항 측정 패턴을 갖는 플래쉬 메모리 소자는 반도체 기판에 형성되어 액티브 영역을 정의하는 소자분리막과, 상기 소자분리막 표면내에 트렌치 구조로 매립되는 바저항 측정용 플로팅 게이트와, 상기 바저항 측정용 플로팅 게이트의 일영역상에 형성되는 컨트롤 게이트 패턴과, 상기 바저항 측정용 플로팅 게이트와 상기 컨트롤 게이트 패턴 사이에 게재되는 유전체막과, 상기 컨트롤 게이트 패턴 양측에서 상기 바저항 측정용 플로팅 게이트에 연결되며 상기 컨트롤 게이트 패턴과는 절연되는 바저항 측정용 콘택들을 포함한다.
바람직하게, 상기 컨트롤 게이트 패턴은 컨트롤 게이트용 폴리실리콘막과 텅스텐막의 적층막으로 구성되는 것을 특징으로 한다.
바람직하게, 상기 바저항 측정용 콘택들과 상기 컨트롤 게이트용 패턴간을 절연시키며 상기 반도체 기판 전면에 형성되는 층간절연막을 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 바저항 측정용 플로팅 게이트가 형성되지 않은 상기 소자분리막의 표면내에 트렌치 구조로 매립되는 더미 폴리실리콘막을 적어도 1개 이상 더 구비하는 것을 특징으로 한다.
바람직하게, 상기 더미 폴리실리콘막은 상기 바저항 측정용 플로팅 게이트 및 상기 더미 폴리실리콘막이 상기 소자분리막의 전면에서 균일한 밀도로 분포되게 구성하는 것을 특징으로 한다.
바람직하게, 상기 액티브 영역의 반도체 기판상에 형성되며 상기 소자분리막에 자기 정렬되는 플로팅 게이트와, 상기 플로팅 게이트와 상기 반도체 기판 사이의 터널 산화막과, 상기 플로팅 게이트 상부에 형성되는 컨트롤 게이트를 더 포함하며, 상기 유전체막이 액티브 영역위에까지 연장되어 상기 컨트롤 게이트와 플로팅 게이트 사이에 게재되는 것을 특징으로 한다.
이와 같은 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 형성방법은 스크린 산화막 및 패드 질화막이 적층된 반도체 기판에 제 1 트렌치를 형성하고 상기 제 1 트렌치내에 소자분리막을 형성하여 액티브 영역을 정의하는 단계와, 상기 소자분리막내에 제 2 트렌치를 형성하는 단계와, 상기 패드 질화막과 스크린 산화막을 제거하여 액티브 영역의 반도체 기판을 노출시키는 단계와, 상기 액티브 영역의 반도체 기판상에 터널 산화막을 형성한 후 상기 터널 산화막상에는 플로팅 게이트를 형성하고 상기 제 2 트렌치내에는 바저항 측정용 플로팅 게이트를 형성하는 단계와, 전면에 유전체막을 형성하는 단계와, 상기 바저항 측정용 플로팅 게이트의 일영역상에 컨트롤 게이트 패턴을 형성하고 상기 플로팅 게이트상에 컨트롤 게이트를 형성하는 단계와, 전면에 층간절연막을 형성하는 단계와, 상기 컨트롤 게이트 패턴 양측에 상기 층간절연막을 관통하여 상기 바저항 측정용 플로팅 게이트에 접속되는 바저항 측정용 콘택들을 형성하는 단계를 포함한다.
바람직하게, 상기 제 2 트렌치 형성시 상기 제 2 트렌치가 형성되지 않는 소 자분리막내에 적어도 1개 이상의 더미 트렌치를 더 형성하고, 상기 플로팅 게이트 및 비저항 측정용 플로팅 게이트 형성시 상기 더미 트렌치내 더미 폴리실리콘막을 형성하는 것을 특징으로 한다.
바람직하게, 상기 유전체막을 형성하기 전에 전세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게, 상기 터널 산화막을 형성한 후에 전면에 폴리실리콘막을 증착하고 상기 소자분리막이 노출되도록 상기 폴리실리콘막에 대하여 평탄화 공정을 진행하여 상기 패드 질화막이 제거된 부분에는 상기 플로팅 게이트를 형성하고 상기 제 2 트렌치내에는 상기 바저항 측정용 플로팅 게이트를 형성하는 것을 특징으로 한다.
바람직하게, 상기 유전체막을 형성한 이후에 상기 유전체막상에 컨트롤 게이트용 폴리실리콘막과 텅스텐막을 차례로 적층한 후, 상기 플로팅 게이트 상부와 상기 바저항 측정용 플로팅 게이트의 일영역상에 남도록 상기 텅스텐막과 컨트롤 게이트용 폴리실리콘막을 선택적으로 제거하여 상기 컨트롤 게이트와 상기 컨트롤 게이트 패턴을 형성하는 것을 특징으로 한다.
바람직하게, 상기 컨트롤 게이트 및 컨트롤 게이트 패턴을 형성한 이후에 전체 구조물상에 제 1 층간 절연막을 형성하는 단계와, 상기 컨트롤 게이트 및 컨트롤 게이트 패턴이 노출되도록 상기 제 1 층간 절연막을 평탄화시키는 단계와, 상기 전체 구조물상에 제 2 층간 절연막을 형성하는 단계를 통하여 상기 제 1, 제 2 층간 절연막의 적층막으로 이루어지는 상기 층간 절연막을 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2는 본 발명에 따른 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 단면도이다.
도 2를 참조하면, 소자분리막(23)이 형성된 반도체 기판(20)의 표면내에 트렌치(trench) 구조로 바저항 측정용 플로팅 게이트(26)가 매립되어 있고, 플로팅 게이트의 바저항 측정을 위하여 외부와 연결되는 2개의 바저항 측정용 콘택(30)이 상기 바저항 측정용 폴리실리콘막(26)에 직접 연결되어 있다.
상기 소자분리막(23)은 반도체 기판(20)에 트렌치 구조로 형성되어 액티브 영역을 정의하고 있으며, 액티브 영역의 반도체 기판(20)상에는 상기 소자분리막(23)에 자기 정렬된 플로팅 게이트(26a)가 반도체 기판(20)과 터널 산화막(25)을 사이에 두고 형성되어 셀프 얼라인 플로팅 게이트(SAFG) 구조를 이루고 있다.
상기 플로팅 게이트(26a)와 상기 바저항 측정용 플로팅 게이트(26)는 폴리실리콘막으로 이루어진 동일 층이다.
그리고, 상기 플로팅 게이트(26a) 상부에는 컨트롤 게이트(33a)가 형성되어 있고, 상기 2개의 저항 측정용 콘택(30)들 사이의 바저항 측정용 플로팅 게이트(26) 상부에는 컨트롤 게이트 패턴(33)이 형성되어 있으며, 상기 플로팅 게이트(26a)와 컨트롤 게이트(33a)의 사이 및 상기 바저항 측정용 플로팅 게이트(26)와 컨트롤 게이트 패턴(33a) 사이에는 ONO(Oxide Nitride Oxide) 구조의 유전체막(27)이 형성되어 있다. 여기서, 상기 컨트롤 게이트(33a) 및 컨트롤 게이트 패턴(33)은 컨트롤 게이트용 폴리실리콘막(28)과 텅스텐막(29)이 적층막으로 구성된다.
도면으로 제시한 실시예에서는 소자분리막(23) 표면내에 바저항 측정용 플로팅 게이트(26)만을 구성하였으나, 소자분리막(23) 표면내에 폴리실리콘막의 밀도를 균일하게 하기 위하여 상기 바저항 측정용 플로팅 게이트(26) 이외에 더미(dummy) 폴리실리콘막을 추가로 구성할 수도 있다.
이 같은 본 발명에 따른 플래쉬 메모리 소자는 셀프 얼라인 플로팅 게이트 구조이지만 소자분리막 상에 바저항 측정용 플로팅 게이트를 구성할 수 있으므로 플로팅 게이트의 바저항 측정이 가능하다.
또한, 바저항 측정용 콘택이 바저항 측정용 폴리실리콘막에 직접 연결되게 되므로 기생 인터페이스로 인하여 바저항 측정치의 변이(variation)가 커지는 현상을 방지할 수 있다.
이와 같은 바저항 측정 패턴을 갖는 플래쉬 메모리 소자의 형성방법을 도 3a 내지 도 3c를 참조하여 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 바저항 측정 패턴을 갖는 플래쉬 메모리 소자의 제조 공정 단면도이다.
도 3a를 참조하면, 반도체 기판(20)상에 스크린 산화막(21)과 패드 질화막(22)을 차례로 형성한다.
그런 다음, 사진 식각 공정으로 상기 패드 질화막(22)과 스크린 산화막(21)을 선택적으로 제거하고, 스크린 산화막(21)의 제거로 노출된 반도체 기판(20)을 일정 깊이 식각하여 소자분리용 제 1 트렌치를 형성한다.
그런 다음, 상기 제 1 트렌치가 완전히 매립되도록 전면에 HDP(High Density Plasma) 산화막을 증착하고, 상기 패드 질화막(22)이 노출되도록 전면에 평탄화 공정을 실시하여 상기 제 1 트렌치내에 소자분리막(23)을 형성함으로써 액티브 영역을 정의한다.
상기 평탄화 공정으로는 에치백(etchback) 공정 또는 CMP(Chemical Mechanical Polishing) 공정 중 어느 하나를 사용한다.
그런 다음, 전면에 포토레지스트(PR)를 도포하고 상기 소자분리막(23)의 일정 영역이 노출되도록 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한 후, 패터닝된 포토레지스트(PR)를 마스크로 상기 소자분리막(23)을 일정 깊이 식각하여 제 2 트렌치(24)를 형성한다.
이어서, 상기 포토레지스트(PR)를 제거하고 도 3b에 도시된 바와 같이 상기 패드 질화막(22)과 스크린 산화막(21)을 제거하여 액티브 영역의 반도체 기판(20)을 노출시킨다.
그런 다음, 노출된 액티브 영역의 반도체 기판(20)상에 터널 산화막(25)을 형성하고, 전면에 폴리실리콘막을 증착하고 평탄화 공정을 실시하여 상기 패드 질 화막(22)이 제거된 부분에는 플로팅 게이트(26a)를 형성하고 상기 제 2 트렌치(24)내에는 바저항 측정용 플로팅 게이트(26)를 형성한다.
유전체막을 형성하기 전에 실시하는 전세정(precleaning) 공정시 소자분리막(23)이 과도하게 손실되는 현상을 막기 위해서는 상기 소자분리막(23) 표면내에 상기 바저항 측정용 플로팅 게이트(26)와 절연되는 더미 폴리실리콘막을 추가로 형성하는 것이 좋다.
즉, 상기 제 2 트렌치(24) 형성시 소자분리막(23)내에 더미 트렌치를 추가로 형성하고, 상기 플로팅 게이트(26a) 및 바저항 측정용 폴리실리콘막(26) 형성시 상기 더미 트렌치내에 폴리실리콘막을 매립하여 더미 폴리실리콘막을 형성한다.
상기 더미 폴리실리콘막은 바저항 측정용 플로팅 게이트(26) 및 더미 폴리실리콘막이 소자분리막(23) 전표면에 균일한 밀도로 분포될 수 있도록 그 개수 및 크기를 적절히 조절하여 형성한다.
그런 다음, HF, BOE 등의 산화막 식각 용액을 이용하여 전세정(pre-cleaning) 공정을 실시한다. 이때, 산화막으로 이루어진 소자분리막(23)이 어택을 받아 손실되게 되는데, 상기 바저항 측정용 플로팅 게이트(26) 및 더미 폴리실리콘막들로 인하여 소자분리막(23)의 과도한 손실을 막을 수 있다.
그런 다음, 도 3c에 도시하는 바와 같이 전면에 ONO(Oxide Nitride-Oxide) 구조의 유전체막(27)을 증착하고, 유전체막(27)상에 컨트롤 게이트용 폴리실리콘막(28)과 텅스텐막(29)을 차례로 형성한다.
이어, 상기 플로팅 게이트(26a) 상부 및 바저항 측정용 플로팅 게이트(26)의 일영역상에 남도록 사진 식각 공정으로 상기 텅스텐막(29)과 컨트롤 게이트용 폴리실리콘막(28)을 선택적으로 제거하여 상기 플로팅 게이트(26a) 상부에는 컨트롤 게이트(33a)를 형성하고, 상기 바저항 측정용 플로팅 게이트(26)의 일영역상에는 컨트롤 게이트 패턴(33)을 형성한다.
그리고, 전면에 제 1 층간 절연막(31)을 형성하고 상기 텅스텐막(29)이 노출되도록 상기 제 1 층간 절연막(31)에 대하여 평탄화 공정을 실시한다. 상기 평탄화 공정으로는 에치백 공정이나 CMP(Chemical Mechanical Polishing) 공정을 사용한다.
소자분리막내에 바저항 측정용 플로팅 게이트이나 더미 폴리실리콘막을 형성하지 않았을 경우에는 상기 유전체막을 형성하기 이전에 실시하는 전세정 공정시 소자분리막이 손실되게 되므로 액티브 영역과 소자분리막이 형성된 소자분리 영역간에 단차가 발생된다. 따라서, 텅스텐막을 타겟으로 제 1 층간 절연막에 대한 평탄화 공정을 진행하면 액티브 영역이 소자분리 영역보다 더 많은 어택(attack)을 받게 되어 액티브 영역에 형성된 텅스텐막(29)이 과도하게 식각되는 문제가 발생된다.
본 발명에서는 소자분리막(23) 내에 바저항 측정용 플로팅 게이트(26)와 더미 폴리실리콘막을 형성함으로써, 상기 제 1 층간절연막(31) 평탄화 공정시 액티브 영역에 형성된 텅스텐막(29)이 과도하게 식각되는 문제를 원천적으로 방지할 수 있다.
그런 다음, 전면에 제 2 층간절연막(32)을 형성하고, 상기 제 2, 제 1 층간 절연막(32)(31)과 유전체막(27)을 선택적으로 식각하여 상기 컨트롤 게이트 패턴(33) 양측의 상기 바저항 측정용 플로팅 게이트(26)를 노출하는 2개의 콘택홀들을 형성한 후, 상기 콘택홀들에 도전성 물질을 매립하여 바저항 측정용 콘택(30)들을 형성한다.
이상으로, 본 발명에 따른 바저항 측정패턴을 갖는 플래쉬 메모리 소자 제조를 완료한다.
도 4는 종래 기술 및 본 발명에 따른 바저항 측정패턴을 이용하여 측정된 바저항값을 비교한 그래프로, A, B는 종래 기술의 바저항 측정패턴을 이용하여 측정된 바저항값을, C,D는 본 발명의 바저항 측정패턴을 이용하여 측정된 바저항값을 나타낸다.
도 4에 따르면, 종래 기술을 이용하여 측정된 바저항값은 변이(variation) 폭이 크나, 본 발명을 이용하여 측정된 바저항값은 변이 폭이 작아 안정적인 값을 보인다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 플로팅 게이트의 바저항을 측정하기 위한 콘택이 바저항 측정용 플로팅 게이트에 직접 연결되므로 기생 인터페이스의 영향에 의한 비저항 측정치의 변이를 줄이어 안정적인 바저항값을 측정할 수 있다.
둘째, SAFG 스킴에서 바저항 측정용 플로팅 게이트를 소자분리막상에 형성할 수 있으므로 SAFG 스킴에서도 플로팅 게이트의 바저항을 측정이 가능하다.
셋째, 더미 폴리실리콘막을 형성하여 소자분리막 표면내의 폴리실리콘막 밀도를 균일하게 할 수 있으므로 유전체막을 형성하기 전에 실시하는 전세정 공정시 소자분리막이 과도하게 식각되는 현상을 막을 수 있다. 따라서, 액티브 영역과 소자분리영역간 단차 발생을 방지할 수 있으므로 이후 층간 절연막 평탄화 공정시 액티브 영역상에 형성된 컨트롤 게이트가 어택되는 문제를 원천적으로 방지할 수 있다.
Claims (12)
- 반도체 기판에 형성되어 액티브 영역을 정의하는 소자분리막;상기 소자분리막 표면내에 트렌치 구조로 매립되는 바저항 측정용 플로팅 게이트;상기 바저항 측정용 플로팅 게이트의 일영역상에 형성되는 컨트롤 게이트 패턴;상기 바저항 측정용 플로팅 게이트와 상기 컨트롤 게이트 패턴 사이에 게재되는 유전체막; 및상기 컨트롤 게이트 패턴 양측에서 상기 바저항 측정용 플로팅 게이트에 연결되며 상기 컨트롤 게이트 패턴과는 절연되는 바저항 측정용 콘택들을 포함하는 바저항 측정 패턴을 갖는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 컨트롤 게이트 패턴은 컨트롤 게이트용 폴리실리콘막과 텅스텐막의 적층막으로 구성되는 것을 특징으로 하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 바저항 측정용 콘택들과 상기 컨트롤 게이트용 패턴간을 절연시키며 상기 반도체 기판 전면에 형성되는 층간절연막을 더 포함하는 것을 특징으로 하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 바저항 측정용 플로팅 게이트가 형성되지 않은 상기 소자분리막의 표면내에 트렌치 구조로 매립된 더미 폴리실리콘막을 적어도 1개 이상 더 구비하는 것을 특징으로 하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자.
- 제 4항에 있어서,상기 더미 폴리실리콘막은 상기 바저항 측정용 플로팅 게이트 및 상기 더미 폴리실리콘막이 상기 소자분리막의 전면에서 균일한 밀도로 분포되게 구성하는 것을 특징으로 하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자.
- 제 1항에 있어서,상기 액티브 영역의 반도체 기판상에 형성되며 상기 소자분리막에 자기 정렬 되는 플로팅 게이트;상기 플로팅 게이트와 상기 반도체 기판 사이의 터널 산화막;상기 플로팅 게이트 상부에 형성되는 컨트롤 게이트를 더 포함하며, 상기 유전체막이 액티브 영역위에까지 연장되어 상기 컨트롤 게이트와 플로팅 게이트 사이에 게재되는 것을 특징으로 하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자.
- 스크린 산화막 및 패드 질화막이 적층된 반도체 기판에 제 1 트렌치를 형성하고 상기 제 1 트렌치내에 소자분리막을 형성하여 액티브 영역을 정의하는 단계;상기 소자분리막내에 제 2 트렌치를 형성하는 단계;상기 패드 질화막과 스크린 산화막을 제거하여 액티브 영역의 반도체 기판을 노출시키는 단계;상기 액티브 영역의 반도체 기판상에 터널 산화막을 형성한 후 상기 터널 산화막상에는 플로팅 게이트를 형성하고 상기 제 2 트렌치내에는 바저항 측정용 플로팅 게이트를 형성하는 단계;전면에 유전체막을 형성하는 단계;상기 바저항 측정용 플로팅 게이트의 일영역상에 컨트롤 게이트 패턴을 형성하고 상기 플로팅 게이트상에 컨트롤 게이트를 형성하는 단계;전면에 층간절연막을 형성하는 단계; 및상기 컨트롤 게이트 패턴 양측에 상기 층간절연막을 관통하여 상기 바저항 측정용 플로팅 게이트에 접속되는 바저항 측정용 콘택들을 형성하는 단계를 포함하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 형성방법.
- 제 7항에 있어서,상기 제 2 트렌치 형성시 상기 제 2 트렌치가 형성되지 않는 소자분리막내에 적어도 1개 이상의 더미 트렌치를 더 형성하고, 상기 플로팅 게이트 및 비저항 측정용 플로팅 게이트 형성시 상기 더미 트렌치내 더미 폴리실리콘막을 형성하는 것을 특징으로 하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 형성방법.
- 제 7항에 있어서,상기 유전체막을 형성하기 전에 전세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 형성방법.
- 제 7항에 있어서,상기 터널 산화막을 형성한 후에 전면에 폴리실리콘막을 증착하고 상기 소자분리막이 노출되도록 상기 폴리실리콘막에 대하여 평탄화 공정을 진행하여 상기 패드 질화막이 제거된 부분에는 상기 플로팅 게이트를 형성하고 상기 제 2 트렌치내 에는 상기 바저항 측정용 플로팅 게이트를 형성하는 것을 특징으로 하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 형성방법.
- 제 7항에 있어서,상기 유전체막을 형성한 이후에 상기 유전체막상에 컨트롤 게이트용 폴리실리콘막과 텅스텐막을 차례로 적층한 후, 상기 플로팅 게이트 상부와 상기 바저항 측정용 플로팅 게이트의 일영역상에 남도록 상기 텅스텐막과 컨트롤 게이트용 폴리실리콘막을 선택적으로 제거하여 상기 컨트롤 게이트와 상기 컨트롤 게이트 패턴을 형성하는 것을 특징으로 하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 형성방법.
- 제 7항에 있어서,상기 컨트롤 게이트 및 컨트롤 게이트 패턴을 형성한 이후에 전체 구조물상에 제 1 층간 절연막을 형성하는 단계;상기 컨트롤 게이트 및 컨트롤 게이트 패턴이 노출되도록 상기 제 1 층간 절연막을 평탄화시키는 단계; 및상기 전체 구조물상에 제 2 층간 절연막을 형성하는 단계를 통하여 상기 제 1, 제 2 층간 절연막의 적층막으로 이루어지는 상기 층간 절연막을 형성하는 것을 특징으로 하는 바저항 측정패턴을 갖는 플래쉬 메모리 소자의 형성방법.
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