KR102205397B1 - 테스트 패턴을 구비하는 반도체 장치 - Google Patents

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Abstract

본 발명은 전하 이동을 검출할 수 있는 테스트 패턴을 구비하는 반도체 장치 및 테스트 패턴을 이용한 반도체 장치의 전하 이동을 검출하는 방법을 개시한다. 반도체 장치는 기판의 메모리 영역에 배열된 메모리 셀들; 및 상기 메모리 영역과는 별도의 영역에 상기 메모리 셀들과는 분리되어 기판상에 형성되는 테스트 셀을 구비한다. 상기 테스트 셀은 면적 대비 둘레의 비가 일정 이상의 크기를 갖는 테스트 패턴을 포함한다.

Description

테스트 패턴을 구비하는 반도체 장치{SEMICONDUCTOR DEVICE HAVING TEST PATTERN}
본 발명은 반도체 장치에 관한 것으로서, 보다 구체적으로는 메모리 셀에서의 전하 이동(lateral charge migration)을 용이하고 정확하게 검출할 수 있는 테스트 패턴을 구비하는 반도체 장치에 관한 것이다. 또한, 본 발명은 테스트 패턴을 이용하여 메모리 셀을 측정하는 방법에 관한 것이다.
도 1은 일반적인 2D(two-dimensional) 낸드 플래쉬 메모리 장치(100)의 단면도를 도시한 것이다. 도 1의 낸드 플래쉬 메모리 장치(100)는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 전하 트랩핑 구조를 갖는 플래쉬 메모리 장치이다.
도 1을 참조하면, 일반적인 플래쉬 메모리 장치(100)는 반도체 기판(110), 예를 들어 P 형 기판(110)상에 ONO 구조물, 예를 들어, 산화막(120), 질화막(130), 산화막(140)이 순차 적층된다. 상기 산화막(120)은 박막의 터널링층으로서 채널층과 전하 트랩층(130)간의 전하 터널링으로 작용하며, 상기 질화막(130)은 채널층으로부터 터널링된 전하가 트래핑되는 저장층으로 작용하며, 상기 산화막(140)은 층간 절연막으로서 블록킹으로 작용한다. 상기 ONO 구조물상에 콘트롤 게이트(150)로서 폴리 실리콘막이 형성된다.
상기 반도체 기판(110)내의 ONO 구조물의 양측에는 불순물 영역, 예를 들어, N+형 불순물 영역(160)이 형성된다. 상기 불순물 영역(160)은 소오스 및 드레인 영역으로 작용한다.
상기한 바와 같은 구조를 갖는 일반적인 플래쉬 메모리 소자는 콘트롤 게이트(150)에 소정의 전압, 예를 들어, 프로그램 전압이 인가되면, 반도체 기판(110)으로부터 전하, 예를 들어, 전자(-)가 터널링층(120)을 통해 전하 트랩층(130)으로 터널링되어 트래핑되며, 이로써 전하 트랩층(130)에 트랩되어 원하는 데이터를 프로그램하게 된다.
일반적인 플래쉬 메모리 소자에서, 터널링층(110)에 공정 요인 등에 의한 결함이 발생되고, 터널링층(130)에 원하지 않은 트랩 사이트(trap site)가 형성된다. 이로 인해, 전하 트랩층(130)에 트랩된 전하가 터널링층(120)을 통해 빠져 나가 데이터가 소실된다. 이러한 현상을 채널층에 대해 수직한 방향으로의 전하 이동(vertical charge migration)이라 한다. 상기 전하 이동으로 인하여 반도체 장치의 데이타 리텐션(retention) 특성이 열화되어 메모리 특성의 안정성이 크게 저하되는 문제점이 있었다. 이러한 전하 이동 문제는 소자의 집적도가 증가함에 따라 더욱 더 심해진다.
한편, 일반적인 NOR 타입 플래쉬 메모리 소자에서는 하나의 셀 내에 국부적으로 전하를 축적하여 데이터를 저장하는 방식이기 때문에, 주입된 전하가 수평방향으로 이동하여 전하의 국부적 분포 정도가 낮아지게 되면 메모리 소자의 데이터 유지 능력이 저하되는 동일한 문제를 안고 있다. 이렇게 국부적으로 저장되어 있던 전자가 주변부로 수평 이동하는 현상을 수평방향으로의 전하 이동(lateral charge migration)이라고 한다. 이러한 전하 이동은 앞서 언급된 수직방향으로의 전하 이동과 함께 NOR 타입 플래쉬 메모리의 데이터 유지 특성을 현저하게 저하시키는 원인으로 소자의 크기가 작게 하거나 하나의 셀에 2비트 이상의 데이터를 저장할 때 심각한 문제점으로 대두되어 왔다.
2010년대 초반부터 NAND 타입 플래쉬 메모리의 경우 데이터 용량이 더 큰 고집적 메모리 셀이 요구되는 응용 분야에서는, 집적도 향상을 위해 도 1의 2D 구조에서 3D 구조로 변경되어 생산되고 있다. 즉, 하나의 셀들이 수직방향으로 적층되어 제작되게 되는데 이 경우 ONO 층이 셀 간 격리되는 2D 구조와는 달리 3D의 경우 ONO가 게이트 스트링(Gate string)을 따라 공유되는 형태로 제작된다. 따라서 각 셀의 저장층에 트랩되어 있던 전자가 이웃셀로 이동하는 현상이 일어나게 되는데 이는 기존의 NOR 타입 메모리에서 수평방향으로의 전하 이동(lateral charge migration)과 유사하여 동일한 이름으로이 현상을 명명하고 있다. 이러한 전하 이동은 앞 서 언급된 채널층으로의 수직방향 전하 이동과 함께 3D 구조에서 메모리의 데이터 유지 특성을 현저하게 저하시키는 원인이 되고 있다. 소자의 집적도 향상을 위해 NAND 플래쉬 메모리 소자의 메모리 셀을 멀티-레벨 셀(MLC, Multi-Level Cell), 트리플-레벨 셀(Triple-Level Cell), 쿼드러플-레벨 셀(Quadruple-level Cell) 등으로 형성하는 경우, 상기 수평방향으로의 전하 이동 현상에 의해 야기되는 안정성 열화 문제는 더욱 심각해진다.
수직방향으로의 전하 이동 현상은 통상 누설전류의 측정을 통해 간접적으로 예측할 수 있으며 터널링 절연막 공정 최적화 및 두께 조절을 통해 제어할 수 있는 방법이 많이 알려져 있으나 수평방향으로의 전하 이동 현상에 대해서는 아직 제어 방법에 대한 연구가 충분하지 않아 특히 3D 메모리 소자의 데이터 리텐션 특성에 보다 심각하게 영향을 미치는 요인으로 작용하는 문제가 있다.
게다가, 종래에는 전하 이동 현상을 실제 메모리 셀에서 측정하기 어려우며, 특히 횡방향의 전하 이동과 수직한 방향의 전하 이동을 구별하기 어려웠다. 따라서, 반도체 장치 소자에서 전하 이동 현상을 정밀하게 검출하기 위한 테스트 패턴이 필요하게 되었다.
본 발명은 전하 이동을 용이하고 정밀하게 측정할 수 있는 테스트 패턴을 구비하는 반도체 장치를 제공하는 데 그 목적이 있다.
본 발명은 반도체 장치에 테스트 패턴을 구비하여, 메모리 셀의 전하 이동을 용이하고 정확하게 검출하는 방법을 제공하는 데 그 목적이 있다.
본 발명의 실시예에 따르면, 반도체 장치는 기판의 메모리 영역에 배열된 메모리 셀들; 및 상기 메모리 영역 근처에 상기 메모리 셀들과는 분리되어 기판상에 형성되는 테스트 셀을 구비한다. 상기 테스트 셀은 일정 이상의 면적 대비 둘레의 비를 갖는 테스트 패턴을 구비한다.
상기 테스트 패턴의 면적에 대한 둘레의 비는 정사각형 구조에의 비를 1: 1이라고 할 때 1:1 내지 1:10000 이며, 바람직하게는 1:100 내지 1:1000 일 수 있다. 상기 테스트 패턴은 전하가 트랩되는 트랩층으로서 적어도 질화막을 포함할 수 있다. 상기 테스트 패턴은 메쉬(mesh) 형태 또는 빗(comb) 형태를 가질 수 있다.
상기 테스트 셀은 적어도 전하 트랩층을 포함하며, 상기 테스트 패턴에 인가되는 전압에 대응하여 상기 전하 트랩층에 트랩되는 전하의 양에 따라 변화하는 문턱 전압을 측정하여, 상기 메모리 셀의 채널층에 대해 평행한 방향으로의 전하 이동을 검출할 수 있다.
상기 테스트 패턴은 제1방향으로 연장되어 제2방향으로 나란하게 배열되는 복수의 제1테스트 패턴들과 제2방향으로 연장되어 제1방향으로 나란하게 배열되는 복수의 제2테스트 패턴들중 적어도 하나의 테스트 패턴들을 구비할 수 있다. 상기 테스트 패턴들의 폭 및 상기 테스트 패턴들간의 간격에 따라서, 상기 테스트 패턴들에 제공되는 전압에 대응하여 상기 트랩층에 트랩되는 전하 양의 변화를 검출하여 상기 메모리 셀의 채널층에 평행한 방향으로의 전하 이동을 검출할 뿐만 아니라 상기 전하의 이동 거리를 측정할 수 있다.
상기 메모리 셀은 실리콘(Silicon)-산화막(Oxide)-질화막(Nitride)-산화막(Oxide)-실리콘(Silicon)의 SONOS 구조를 가질 수 있으며, 상기 테스트 패턴은 상기 메모리 셀과 실제로 동일한 SONOS 구조를 갖는 캐패시터 형태를 가질 수 있다.
상기 테스트 셀은 다수의 테스트 셀들을 포함할 수 있다. 상기 다수의 테스트 셀들은 서로 다른 면적에 대한 둘레의 비를 가지며, 상기 테스트 셀들의 문턱 전압의 변화를 측정 비교하여 상기 메모리 셀들의 전하 이동을 검출할 수 있다.
상기 테스트 셀은 다수의 테스트 셀들을 포함하며, 상기 다수의 테스트 셀들중 일부는 동일 면적에 대해 둘레의 비가 서로 상이하며, 상기 다수의 테스트 셀들중 나머지는 동일 둘레에 대해 면적의 비가 서로 상이할 수 있다. 상기 일부의 테스트 셀들은 메모리 셀들의 채널층에 평행한 방향으로의 전하 이동을 검출하는 데 사용되고, 나머지 테스트 셀들은 상기 메모리 셀들의 상기 채널층에 대해 수직한 방향으로의 전하 이동을 측정할 수 있다.
본 발명의 실시예에 따르면, 기판의 메모리 영역에 배열된 메모리 셀들; 및 적어도 전하 트랩층 및 테스트 패턴을 구비하는 테스트 셀을 포함하는 반도체 장치의 전하 이동을 측정하는 방법을 제공한다. 상기 전하 이동 검출 방법은 상기 테스트 패턴에 제공되는 전압에 대응하여 상기 트랩층에 축적되는 전하의 양에 따라서 변화하는 문턱 전압을 측정하여, 각 메모리 셀에 있어서 기판표면에 대하여 수직한 방향으로의 전하 이동을 검출하는 것을 포함한다.
상기 테스트 셀은 다수의 테스트 셀들을 포함하며, 상기 다수의 테스트 셀들중 일부는 동일 면적에 대해 둘레의 비가 서로 상이하며, 상기 다수의 테스트 셀들중 나머지는 동일 둘레에 대해 면적의 비가 서로 상이할 수 있다. 상기 일부의 테스트 셀들은 메모리 셀들의 채널층에 평행한 방향으로의 전하 이동을 검출하는 데 사용되고, 나머지 테스트 셀들은 상기 메모리 셀들의 상기 채널층에 대해 수직한 방향으로의 전하 이동을 측정하는 데 사용될 수 있다.
본 발명의 실시예에 따르면, 3D 낸드 플래쉬 메모리 소자에 전하의 이동을 검출하기 위한 테스트 패턴을 제공하여 전하 이동을 용이하고 정확하게 검출할 수 있다.
상기 테스트 패턴은 면적 대비 둘레(perimeter)의 비가 상대적으로 큰 값을 갖도록 메쉬 형태(mesh type) 또는 빗(comb type)로 형성하여 줌으로써, 메모리 셀의 채널층에 수직한 방향으로 이동하는 전하의 이동, 예를 들어 하나의 채널층을 공유하도록 배열된 이웃하는 메모리셀들간의 전하 이동 또는 하나의 메모리 셀내에 국부적으로 전하를 축적하여 멀티-레벨 메모리 셀로 구현되는 메모리 소자에서의 전하 이동을 용이하게 정밀 검출할 수 있다.
또한, 테스트 패턴을 구성하는 패턴의 폭과 패턴간의 간격을 변화시켜, 테스트 셀의 문턱 전압(threshold voltage) 또는 플랫 밴드 전압(flat band votlage)의 변화를 검출하여 전하의 이동 거리(diffusion length)를 산출할 있을 뿐만 아니라 테스트 패턴을 구성하는 전하 트랩층(저장층)인 질화막의 고유 물성 특성(예를 들아, 확산도 등)을 비파괴적으로 용이하게 파악할 수 있는 이점이 있다.
또한, 데이터 리텐션 특성에 심각하게 영향을 미치는 채널층에 대하여 평행한 방향으로 전하 이동, 예를 들어 전하 트랩층내에서의 전하 이동(lateral charge migration)을 용이하고 빠르게 파악할 수 있는 테스트 패턴을 메모리 소자에 제공함으로써, 우수한 데이터 저장 특성을 갖는 메모리 소자의 개발 및 양산에 유리하다.
본 발명의 실시예은 전하 트랩층으로 질화막을 구비하는 3D NAND 플래쉬 메모리 소자를 예시하여 설명하였으나, 본 발명의 전하 이동을 검출하기 위한 테스트 패턴은 NOR 타입의 플래쉬 메모리 소자등 다양한 메모리 소자의 채널층에 평행한 방향으로의 전하 이동을 검출하는 데 적용 가능하다.
도 1은 일반적인 2D 낸드 플래쉬 메모리 장치(100)의 단면도를 도시한 것이다.
도 2는 본 발명의 실시예에 따른 3D 낸드 플래쉬 메모리 장치의 구조를 예시적으로 간략하게 도시한 도면이다.
도 3은 본 발명의 실시예에 따른 플래쉬 메모리 장치의 전하 이동을 검출하기 위한 테스트 셀의 단면도를 도시한 것이다.
도 4은 본 발명의 일 실시예에 따른 플래쉬 메모리 장치의 횡방향 전하 이동을 검출하기 위한 테스트 셀의 평면도를 도시한 것이다.
도 5는 본 발명의 다른 실시예에 따른 플래쉬 메모리 장치의 횡방향 전하 이동을 검출하기 위한 테스트 셀의 평면도를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 테스트 패턴을 이용하여 횡방향 전하 이동을 검출방법을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 테스트 패턴을 이용하여 횡방향 전하 이동을 검출하는 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 실시예에 따른 플래쉬 메모리 장치의 수직방향 전하 이동을 검출하기 위한 테스트 셀의 평면도를 도시한 것이다.
이하, 첨부된 도면을 참고하여 본 발명에 대해 보다 구체적으로 설명한다.
도 2는 본 발명의 실시예에 따른 낸드(NAND) 플래쉬 메모리 장치를 예시적으로 간략하게 도시한 평면도이다. 도 2의 낸드 플래쉬 메모리 장치(200)는 3차원적으로 메모리 셀들이 적층 배열된 3D 낸드 플래쉬 메모리 장치로서, 각 메모리 셀은 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 전하 트랩핑 구조를 갖는다.
도 2를 참조하면, 본 발명의 실시예에 따른 3D 낸드 플래쉬 메모리 장치(200)는 제1방향(Y-방향), 예를 들어, P형 기판(도 3의 210)의 표면에 대하여 수직한 방향으로 채널층(220)이 형성될 수 있다. 일 예로, 도 2에 도시된 바와 같이, 상기 채널층(220)을 도우넛 형태로 형성하고 가운데 부분을 필러(Filler)라고 불리는 절연막(270)으로 형성할 수 있다. 다른 예로서, 상기 채널층(220)은 필라(pillar) 형태로 형성될 수 있다. 상기 채널층(220)은 도전체, 예를 들어 폴리실리콘막을 포함할 수 있다. 상기 채널층(220)상에 터널링층(230), 전하 트랩층(240) 및 블록킹층(250)을 포함할 수 있다.
상기 반도체 장치는 상기 터널링층(230)으로서 산화막, 전하 트랩층(240)으로서 질화막, 그리고 블록킹층(250)으로서 산화막이 기판상에 적층 형성되되, 상기 채널층(220)의 양측벽에 형성되는 ONO(oxide-nitride-oxide) 구조물을 포함할 수 있다. 도면상에는 도시되지 않았으나, 상기 반도체 장치(200)는 소오스/드레인용 불순물 영역, 예를 들어 N+형 불순물 영역을 포함할 수 있다.
상기 ONO 구조물상에 제2방향, 예를 들어, 상기 제1방향에 대하여 수직한 방향으로 다수의 콘트롤 게이트(260)가 형성된다. 다수의 콘트롤 게이트(260) 각각은 메모리 셀의 콘트롤 게이트로서, 폴리 실리콘막을 포함할 수 있다. 상기 다수의 콘트롤 게이트(260)은 상기 채널층(220)을 따라 제1방향(Y-방향)으로 배열되되, 상기 제1방향에 수직한 제2방향(예를 들어, X-방향)으로 상기 채널층(210)과 교차하도록 연장된다.
상기 반도체 장치(200)에 있어서, 전하 트랩층(240)인 질화막에 공정 요인 등에 의해 결함(defect)이 발생한 경우, 전하 트랩층(240)에 트랩된 전하중 일부가 제2방향(X-방향)으로 상기 채널층(210)을 향해 이동한다. 즉, 실선의 화살표로 표시한 바와 같이, 전하가 전하 트랩층(240)으로부터 채널층(210)으로 X-방향으로 이동하는 수직 전하 이동(vertical charge migration)이가 발생하여 데이터 손실(data loss)가 초래된다.
또한, 본 발명의 실시예에 따른 반도체 장치(200)는 상기에서 설명한 바와 같이 동일한 채널층(210)에 대하여 다수의 메모리 셀이 제1방향(Y-방향)으로 배열되는 구조를 가지므로, 데이터 저장층인 전하 트랩층(230)이 채널층(210)에 대해 제1방향으로 배열된 다수의 메모리 셀에 의해 공유된다. 그러므로, 전하 트랩층(230)내에서 전하가 이웃하는 셀들을 향해 확산되는 전하 이동이 발생되어 데이터 손실이 초래된다.
점선의 화살표로 표시한 바와 같이, 채널층(210)의 표면에 대하여 평행한 방향(예를 들어, Y-방향)으로의 전하 이동을 횡방향 전하 이동(lateral charge migration) 이라 한다. 이러한 전하 이동에 의해 반도체 장치의 데이터 리텐션 특성이 열화되며, 이로 인해 메모리 특성의 안정성이 크게 저하되는 문제점이 있었다. 이러한 전하 이동중 이웃하는 메모리 셀로 전하가 이동하는 횡방향 전하 이동은 수직방향으로의 전하 이동보다 데이터 리텐션 특징에 치명적인 영향을 미치게 된다.
이를 위해, 본 발명의 실시예에 따른 반도체 장치(200)는 이러한 횡방향 전하 이동을 검출하기 위한 테스트 셀(300)을 더 포함한다. 도 3은 본 발명의 실시예에 따른 테스트 셀(300)의 단면도를 도시한 것이다. 본 발명의 실시예에 따른 테스트 셀(300)은 소자 개발 단계에서는 공정 평가와 최적화를 파악하는 데 사용되고, 소자 양산 단계에서는 소자의 페일(fail)을 분석하는 데 사용될 수 있다.
일 예로, 본 발명의 실시예에 따른 테스트 셀(300)은 개발단계 및 양산 단계전에는 웨이퍼에 배열되는 다수의 다이를 컷팅하기 위한 스크라이브 라인 또는 테스트 다이에 배열될 수 있다. 다른 예로서, 각 다이의 칩화 이후 소자의 불량을 분석하는데 사용하는 경우, 상기 테스트 셀(300)은 다수의 메모리 셀들이 배열되는 기판(210)의 메모리 영역과는 별개의 영역, 예를 들면, 반도체 장치의 테스트에 필요한 패턴들이 배열되는 테스트 패턴 영역에 상기 메모리 셀들과는 분리되어 기판상에 형성될 수 있다.
도 3을 참조하면, 상기 테스트 셀(300)은 적어도 전하 트랩층(245)을 포함하며, 실제적으로 메모리셀과 동일한 구조를 가질 수 있다. 예를 들어, 상기 테스트 셀(300)은 도 2에 도시된 메모리 셀과 마찬가지로, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 전하 트랩핑 구조를 가질 수 있다. 상기 테스트 셀(300)은 캐패시터 구조를 가질 수 있다. 예를 들어, 기판(210)이 하부 전극으로 작용하고, 산화막(235)-질화막(245)-산화막(255)의 ONO 구조물이 유전체로 작용하며, 상기 유전체막상에 캐패시터 전극(265)으로 테스트 패턴이 형성될 수 있다. 상기 캐패시터 전극(265)은 폴리실리콘막을 포함할 수 있다.
상기 유전체막은 상기 메모리 셀의 터널링막(230), 전하 트랩층(240), 및 블록킹(250)의 형성시 형성 가능하며, 상기 캐패시터 전극(265)은 상기 콘트롤 게이트 형성시 형성 가능하므로, 상기 테스트 셀(300)은 추가 공정없이 상기 메모리셀 형성 공정시 동시에 형성할 수 있다.
상기 테스트 셀(300)은 테스트 패턴의 면적 대비 둘레(perimeter)의 비가 일정 이상의 크기를 갖도록 형성하여, 횡방향 전하 이동(lateral charge migration)을 용이하게 검출할 수 있다. 도 4는 상기 테스트 셀의 일 예를 도시한 평면도이다.
도 4를 참조하면, 상기 테스트 셀(300)이 면적 대비 둘레의 비가 일정 이상의 값을 갖도록 메쉬 형태를 갖는 테스트 패턴(320)을 갖도록 구성될 수 있다. 상기 테스트 셀(300)의 면적에 대한 둘레의 비는 정사각형 구조에서의 비를 1:1이라고 가정할 때 1: 1 내지 1: 10000 이며, 바람직하게는 1: 100 내지 1: 1000 일 수 있다.
상기 테스트 셀(300)은 테스트 셀의 문턱 전압을 측정하기 위한 프로브 단자가 프로빙될 콘택 패턴 (또는 콘택 패드)(310)를 더 구비할 수 있다. 상기 콘택 패턴(310)은 테스트 패턴(320)이 미세 패턴으로 형성되는 경우 안정적이고 정확한 프로빙을 위하여 상기 테스트 패턴(320)을 구성하는 다수의 패턴중 적어도 2개이상의 패턴에 연결될 수 있다.
본 발명의 실시예에서는, 상기 테스트 패턴(320)에 인가되는 전압에 대응하여 상기 전하 트랩층(245)에 트랩되는 전하의 양을 상기 콘택 패턴(310)을 통해 측정하여 상기 테스트 셀(300)의 문턱 전압을 측정한다. 따라서, 테스트 셀(300)의 문턱전압의 변화를 검출하여, 메모리 셀의 채널층에 대해 평행한 방향(횡방향)으로의 전하 이동을 판단할 수 있다.
일 예로, 도 6에 도시된 바와 같이, 테스트 셀의 캐패시터 전극(265)인 테스트 패턴(320)에 인가되는 전압에 대응하여 축적되는 전하 트랩층(245)의 전하량의 변화, 예를 들어 플랫밴드 전압의 변화를 측정하여 데이터 손실을 검출함으로써, 횡방향 전하 이동을 파악할 수 있다. 도 6은 테스트 셀(300)에 대하여 프로그램 공정을 수행하고 이어서 어닐링공정을 수행한 후에 데이터 손실을 측정한 결과를 도시한 도면이다. 데이터 손실이 없는 경우에는 도 6(a)에 도시된 바와 같이 어닐링 전후의 전하 트랩층에 축적된 전하의 양의 변화가 거의 없음을 알 수 있다. 한편, 데이터 손실이 발생한 경우, 도 6(b)에 도시된 바와 같이 어닐링 전후의 전하 트랩층에 축적된 전하의 양이 크게 변화함을 알 수 있다.
다른 예로서, 도 7에 도시된 바와 같이, 테스트 패턴(320)을 이용하여 전하 이동을 검출할 시 온도를 증가시켜 전하 트랩층(245)에 축적된 전하량의 변화를 측정함으로써, 데이터 손실을 보다 더 빠르고 정밀하게 측정할 수 있다. 도 7을 참조하면, 실온에서 측정시보다 온도가 증가하는 경우 데이터 손실이 선형적으로 증가함을 알 수 있다. 따라서, 실온보다 높은 온도로 증가시켜 가면서 면적 대비 둘레의 비가 일정 이상 큰 테스트 패턴(320)을 이용하여 전하 트랩층에 축적된 전하의 변화량을 측정하는 경우, 온도 변화에 따른 데이터 손실의 변화가 없으면 전하 이동이 없는 것으로 판단할 수 있으므로, 데이터 손실을 보다 더 빠르고 정확하게 측정할 수 있음을 알 수 있다.
도 5는 테스트 패턴(320)의 다른 예를 도시한 평면도로서, 상기 테스트 패턴(320)은 빗 형태(comb type)을 갖는다. 도 5에 도시된 빗 형태의 테스트 패턴(320)을 이용하는 경우에도, 도 6 및 도 7에 도시된 측정 방법을 통해 데이터 손실을 측정할 수 있다.
본 발명의 실시예에서는, 테스트 패턴(320)이 메쉬 형태 또는 빗 형태를 갖는 것을 예시하였으나, 상기 테스트 패턴(320)의 형태는 이에 한정되지 않는다. 예를 들어, 도 4 및 도 5에는 상기 테스트 패턴(320)이 일 방향으로 연장되어 상기 일 방향에 수직한 다른 방향으로 나란하게 배열되는 복수의 제1패턴들과 제2방향으로 연장되어 제1방향으로 나란하게 배열되는 복수의 제2패턴들을 구비하는 것이 예시되었으나, 상기 테스트 패턴(320)은 상기 제1패턴들과 제2패턴들중 하나의 패턴들, 예를 들어 제1패턴들 또는 제2패턴들을 구비할 수도 있다. 이외에도, 상기 테스트 패턴으로 면적 대비 둘레의 비가 일정 이상이 되는 구조를 갖는 패턴은 모두 적용가능하다.
상기 데이터 손실을 측정하는 또 다른 방법으로 테스트 패턴(320)을 구성하는 패턴의 폭(w)과 패턴간의 간격(d)을 변화시켜 데이터 손실을 측정할 수도 있다. 이와 같이, 테스트 패턴(320)을 구성하는 패턴의 폭(w)과 패턴간의 간격(d)을 변화시켜, 전하 트랩층에 축적된 전하의 양을 측정하여 테스트 셀의 데이터 손실을 측정할 수 있다. 또한, 캐패시터 구조를 갖는 메모리 셀의 문턱 전압(threshold voltage) 또는 플랫 밴드 전압(flat band voltage)의 변화를 측정 비교하여 전하의 이동 거리(diffusion length)를 산출할 있을 뿐만 아니라 테스트 패턴을 구성하는 전하 트랩층(저장층)인 질화막의 고유 물성 특성(예를 들아, 확산도 등)을 파악할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 면적 대비 둘레의 비가 일정 이상인 테스트 패턴을 구비하는 하나의 테스트 셀을 구비하는 것을 구비하였으나, 면적 대비 둘레의 비가 서로 다른 테스트 패턴을 각각 구비하는 다수의 테스트 셀을 구비할 수 있다. 상기 다수의 테스트 셀들은 도 3에서와 같이 동일한 SONOS 구조를 가질 수 있으며, 다만 상기 다수의 테스트 셀들은 동일 면적 대비 둘레의 비가 서로 상이한 구조를 가질 수 있다. 상기 다수의 메모리 셀들은 동일한 평면 구조를 가질 수 있으며, 도 4 및 도 5에 도시된 바와 같이 메쉬 형태 또는 빗 형태를 가질 수 있다.
본 발명의 실시예에 따르면, 서로 다른 면적 대비 둘레의 비를 갖는 테스트 패턴을 구비하는 다수의 테스트 셀들을 이용하여 문턱 전압을 측정하고 비교하여 줌으로써, 횡방향의 전하 이동을 보다 정확하게 측정할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 테스트 패턴을 구비하는 테스트 셀을 도시한 평면도이다. 도 8의 메모리 셀은 둘레에 대한 면적의 비가 일정한 테스트 패턴(320)을 갖는 메모리 셀(350)은 도 2의 메모리 셀에 있어서, 상기 전하 트랩층(330)으로부터 채널층(310)으로의 수직 전하 이동을 검출하는 데 사용되는 메모리 셀이다. 상기 메모리 셀(350)은 다수의 테스트 셀들(351, 353, 355)를 구비할 수 있다.
상기 다수의 테스트 셀들(351, 353, 353)은 도 8에 도시된 바와 같이, 둘레는 일정하고 면적이 상이한, 즉 둘레 대비 면적의 비가 서로 상이한 테스트 패턴(320)을 구비할 수 있다. 상기 테스트 셀들(351, 353, 355)는 도 4 및 5에 도시된 테스트 셀들(300)과 마찬가지로 SONOS 전하 트래핑구조를 가질 수 있으며, 도 3에 도시된 바와 같이 기판(310)과 캐패시터 전극(265)사이에 ONO 유전막이 개재된 캐패시터 구조를 가질 수 있다.
본 발명의 반도체 소자(200)는 서로 다른 둘레 대비 면적의 비를 갖는 테스트 패턴을 구비하는 다수의 테스트 셀들(351, 353, 355)을 이용하여 문턱 전압을 측정하고 비교하여 줌으로써, 수직 전하 이동을 보다 정확하게 검출할 수 있다.
상기 수직 전하 이동을 검출하는 방법은 상기 횡방향 전하 이동을 검출하는 방법과 마찬가지로, 상기 캐패시터 전극(265)인 테스트 패턴(320)에 제공되는 전압에 대응하여 상기 전하 트랩층내에 축적되는 전하량의 변화를 검출하여 메모리 셀의 수직 전하 이동을 측정할 수 있을 뿐만 아니라 테스트시 온도를 변화시켜 수직 전하 이동을 보다 정밀하게 측정할 수 있다.
상기 테스트 셀(350)의 테스트 패턴들(351, 353, 355)가 박스 형태를 갖는 것을 예시하였으나, 동일한 둘레 대비 면적의 비가 상이한 다양한 형태를 갖는 테스트 패턴들이 적용 가능하다.
본 발명의 실시예에 따른 반도체 소자는 수직 전하 이동을 검출하기 위한 테스트 셀(350) 또는 횡방향 전하 이동을 검출하기 위한 테스트 셀(300)을 별개로 구비하는 것을 예시적으로 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 반도체 소자는 수직 전하 이동을 검출하기 위한 테스트 셀(350)과 횡방향 전하 이동을 검출하기 위한 테스트 셀(320)을 모두 구비할 수도 있다.
예를 들어, 상기 테스트 셀은 동일한 면적 대비 둘레의 길이의 비가 상이한 테스트 패턴들을 구비하는 다수의 테스트 셀(300)과 동일한 둘레 대비 면적의 비가 상이한 테스트 패턴들을 구비하는 다수의 테스트 셀(350)을 구비할 수 있다. 본 발명의 실시예에 따른 반도체 소자는 다수의 테스트 셀(300)을 이용하여 메모리 셀의 횡방향 전하 이동을 검출하고 동시에 다수의 테스트 셀(350)을 이용하여 메모리 셀의 수직 방향 전하 이동을 검출할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
200: 반도체 장치 300, 350, 351, 353, 355: 테스트 셀
210: 기판 310: 콘택 패턴
220: 채널층 320: 테스트 패턴
230, 235: 터널링층 240, 245: 전하 트랩층
250, 255: 블록킹층 260: 콘트롤 게이트
270: 절연체 필러 365: 캐패시터 전극
d: 테스트 패턴간의 간격 w: 테스트 패턴의 폭

Claims (17)

  1. 기판의 메모리 영역에 배열된 다수의 메모리 셀들; 및
    상기 메모리 영역과는 별도의 영역에 상기 메모리 셀들과는 분리되어 기판상에 형성되는 테스트 셀을 구비하되,
    상기 테스트 셀은 적어도 전하 트랩층을 포함하며,
    상기 테스트 셀은 면적 대비 둘레의 비가 일정 이상의 크기를 갖는 테스트 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 테스트 패턴의 면적에 대한 둘레의 비는 정사각형 패턴에서의 비를 1:1로 하였을 때 1:100 내지 1:1000 인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 테스트 패턴에 인가되는 전압에 대응하여 상기 전하 트랩층에 트랩되는 전하의 양에 따라 변화하는 문턱 전압을 측정하여, 상기 메모리 셀의 채널층에 대해 평행한 방향으로의 전하 이동을 검출하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 테스트 셀은 전하가 트랩되는 전하 트랩층으로서 적어도 질화막을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 테스트 패턴들의 폭 및 상기 테스트 패턴들간의 간격에 따라서, 상기 테스트 패턴들에 제공되는 전압에 대응하여 상기 트랩층에 트랩되는 전하 양의 변화를 검출하여, 상기 메모리 셀의 채널층에 평행한 방향으로의 전하 이동을 검출함과 동시에 전하의 이동 거리를 측정하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 테스트 패턴은 메쉬 형태 또는 빗 형태를 갖는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 메모리 셀은 실리콘(Silicon)-산화막(Oxide)-질화막(Nitride)-산화막(Oxide)-실리콘(Silicon)의 SONOS 구조를 갖으며, 상기 상기 테스트 셀은 상기 메모리 셀과는 실제로 동일한 SONOS 구조를 갖는 캐패시터 형태를 갖는 것을 특는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 테스트 셀은 다수의 테스트 셀들을 포함하며, 상기 다수의 테스트 셀들은 서로 다른 면적에 대한 둘레의 비를 가지며,
    상기 테스트 셀들의 문턱 전압의 변화를 측정 비교하여 상기 메모리 셀들의 전하 이동을 검출하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 테스트 셀은 다수의 테스트 셀들을 포함하며, 상기 다수의 테스트 셀들중 일부는 동일 면적에 대해 둘레의 비가 서로 상이하며, 상기 다수의 테스트 셀들중 나머지는 동일 둘레에 대해 면적의 비가 서로 상이한 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 일부의 테스트 셀들은 상기 메모리 셀들의 횡방향 전하 이동을 검출하는 데 사용되고, 나머지 테스트 셀들은 상기 메모리 셀들의 수직한 방향으로의 전하 이동을 검출하는 데 사용되는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 테스트 셀은 상기 메모리 영역과는 분리된 테스트 영역에 배열되는 것을 특징으로 하는 반도체 장치.
  12. 기판의 메모리 영역에 배열된 메모리 셀들; 및 적어도 전하 트랩층 및 테스트 패턴을 구비하는 테스트 셀을 포함하는 반도체 장치의 전하 이동을 측정하는 방법에 있어서,
    상기 테스트 패턴에 인가되는 전압에 대응하여 상기 전하 트랩층에 축적되는 전하의 양에 따라서 변화하는 문턱 전압을 측정하여, 각 메모리 셀의 채널층에 평행한 방향으로의 전하 이동을 검출하는 것을 특징으로 하는 반도체 장치의 전하 이동 검출 방법.
  13. 제12항에 있어서, 상기 테스트 패턴은 면적 대비 둘레의 비가 상대적으로 큰 메쉬 형태 또는 빗 형태를 갖는 것을 특징으로 하는 반도체 장치의 전하 이동 검출 방법.
  14. 제13항에 있어서, 상기 테스트 패턴의 면적에 대한 둘레의 비는 정사각형 패턴에서의 비를 1:1로 하였을 때 1:100 내지 1:1000 인 것을 특징으로 하는 반도체 장치의 전하 이동 검출 방법.
  15. 제12항에 있어서, 상기 테스트 셀은 다수의 테스트 셀들을 포함하며, 상기 다수의 테스트 셀들중 일부는 동일 면적에 대해 둘레의 비가 서로 상이하며, 상기 다수의 테스트 셀들중 나머지는 동일 둘레에 대해 면적의 비가 서로 상이한 반도체 장치의 전하 이동 검출 방법.
  16. 제15항에 있어서, 상기 일부의 테스트 셀들은 메모리 셀들의 채널층에 평행한 방향으로의 전하 이동을 검출하는 데 사용되고, 나머지 테스트 셀들은 상기 메모리 셀들의 상기 채널층에 대해 수직한 방향으로의 전하 이동을 측정하는 데 사용되는 것을 특징으로 하는 반도체 장치의 전하 이동 검출 방법.
  17. 제1항에 있어서, 상기 테스트 패턴은 제1방향으로 연장되어 제2방향으로 나란하게 배열되는 복수의 제1테스트 패턴들과 제2방향으로 연장되어 제1방향으로 나란하게 배열되는 복수의 제2테스트 패턴들중 적어도 하나의 테스트 패턴들을 구비하는 반도체 장치.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007043051A (ja) * 2005-08-03 2007-02-15 Hynix Semiconductor Inc バー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法
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* Cited by examiner, † Cited by third party
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US6606273B1 (en) * 2002-04-11 2003-08-12 Advanced Micro Devices, Inc. Methods and systems for flash memory tunnel oxide reliability testing

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007043051A (ja) * 2005-08-03 2007-02-15 Hynix Semiconductor Inc バー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法
US20160314845A1 (en) 2015-04-21 2016-10-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for determining an optimal voltage pulse for programming a flash memory cell

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