JP2007043051A - バー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法 - Google Patents
バー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法 Download PDFInfo
- Publication number
- JP2007043051A JP2007043051A JP2005363480A JP2005363480A JP2007043051A JP 2007043051 A JP2007043051 A JP 2007043051A JP 2005363480 A JP2005363480 A JP 2005363480A JP 2005363480 A JP2005363480 A JP 2005363480A JP 2007043051 A JP2007043051 A JP 2007043051A
- Authority
- JP
- Japan
- Prior art keywords
- film
- bar resistance
- floating gate
- forming
- control gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000005259 measurement Methods 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 238000002955 isolation Methods 0.000 claims description 49
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 42
- 229920005591 polysilicon Polymers 0.000 claims description 42
- 239000011229 interlayer Substances 0.000 claims description 25
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 16
- 229910052721 tungsten Inorganic materials 0.000 claims description 16
- 239000010937 tungsten Substances 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 238000004140 cleaning Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000000926 separation method Methods 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】寄生インタフェース抵抗に対する影響を極力抑えることにより、安定した値を有するバー抵抗を測定することが可能なバー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法を提供する。
【解決手段】半導体基板２０に形成されてアクティブ領域を限定する素子分離膜２３と、素子分離膜２３の表面内にトレンチ構造に埋め込まれるバー抵抗測定用の浮遊ゲートと、バー抵抗測定用の浮遊ゲートのある領域上に形成される制御ゲートパターンと、前記バー抵抗測定用の浮遊ゲートと前記制御ゲートパターンとの間に挟まれる誘電体膜２７と、制御ゲートパターンの両側において前記バー抵抗測定用の浮遊ゲートに接続され、前記制御ゲートパターンとは絶縁されるバー抵抗測定用のコンタクト３０とを含む。
【選択図】図２
【解決手段】半導体基板２０に形成されてアクティブ領域を限定する素子分離膜２３と、素子分離膜２３の表面内にトレンチ構造に埋め込まれるバー抵抗測定用の浮遊ゲートと、バー抵抗測定用の浮遊ゲートのある領域上に形成される制御ゲートパターンと、前記バー抵抗測定用の浮遊ゲートと前記制御ゲートパターンとの間に挟まれる誘電体膜２７と、制御ゲートパターンの両側において前記バー抵抗測定用の浮遊ゲートに接続され、前記制御ゲートパターンとは絶縁されるバー抵抗測定用のコンタクト３０とを含む。
【選択図】図２
Description
本発明は、フラッシュメモリ素子およびその形成方法に係り、特に、セルフアラインフローティングゲートスキームにおいてフローティングゲートのバー抵抗を測定するためのバー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法に関する。
フラッシュメモリ素子は、プログラミングおよび消去特性を備えるＥＰＲＯＭと、電気的にプログラミングおよび消去特性を確保するＥＥＰＲＯＭとの長所を活かして製造された素子である。この種のフラッシュメモリ素子は、単一のトランジスタをもって１ビットの記憶状態を実現し、電気的にプログラミングと消去を行う。
フラッシュメモリ素子は、通常、シリコン基板の上部にトンネル酸化膜、フローティングゲート、誘電体膜、およびコントロールゲートが順次に形成されたような構造を有する。フラッシュメモリ素子のデータの記憶は、コントロールゲートとシリコン基板に適宜な電圧を印加してフローティングゲートに電子を入射あるいは出射することにより行われる。
フラッシュメモリ素子におけるフローティングゲートの降伏電圧特性、電圧係数に対する特性および面抵抗特性を分析するために、周辺回路領域にバー抵抗の測定パターンを形成している。
図４は、従来の技術に係るバー抵抗測定パターンを有するフラッシュメモリ素子の断面図である。
図４を参照すると、バー抵抗測定用のコンタクト１６がバー抵抗測定用のフローティングゲート１２に直接的に接続されているのではなく、バー抵抗測定用のフローティングゲート１２の上部にあるタングステン膜１５とコントロールゲート用のポリシリコン膜１４を介して間接的に接続されている。未説明の図面符号１０は半導体基板を、１１は素子分離膜を、そして１３は酸化・窒化・酸化(ＯＮＯ：Oxide-Nitride-Oxide)誘電体膜をそれぞれ示す。
フローティングゲートのバー抵抗を測定するためには、下部のバー抵抗測定用のフローティングゲート１２を介して電気的に接続されるバー抵抗測定用のコンタクト１６を２本備える必要がある。これらの２本のバー抵抗測定用のコンタクト１６に抵抗測定装置の両端子をそれぞれ接続してバー抵抗を測定する。
前記バー抵抗測定用のコンタクト１６とバー抵抗測定用のフローティングゲート１２との間にタングステン膜１５とコントロールゲート用のポリシリコン膜１４が存在するため、測定されたバー抵抗値Ｒｓには、バー抵抗測定用のコンタクト１６の接触抵抗値Ｒｃとバー抵抗測定用のフローティングゲート１２の固有抵抗値Ｒｐｏｌｙ１に加えて、寄生インタフェースにおける抵抗値、すなわち、タングステン膜１５とコントロールゲート用のポリシリコン膜１４とのインタフェース(1)およびコントロールゲート用のポリシリコン膜１４とバー抵抗測定用のフローティングゲート１２とのインタフェース(2)における抵抗値も合計されて測定され、測定されるバー抵抗値に激しい変異が起こる。このような激しい変異は、寄生インタフェースにおける抵抗値による影響に起因するものであると見られる。
一方、前記バー抵抗測定用のフローティングゲート１２は、素子分離膜１１の上に位置する必要がある。バー抵抗測定用のフローティングゲート１２がアクティブ領域上に位置する場合、プラズマダメージによりトンネル酸化膜の特性に劣化が起き、正確な素子の特性評価が不可能になり、しかも、コンタクトのエッチングが誤る場合、アクティブ領域がアタックされる恐れがあるためである。
フラッシュメモリ素子は、デザインルールが７０ｎｍ以下に下がるに伴い、リソグラフィ装備のオーバーレイ正確度の限界に比べて実際に要される正確度が一層低くなっている。この理由から、基板に既に形成されている素子分離トレンチに自己整列方式によりフローティングゲートを形成するセルフアラインフローティングゲート(Self Align Floating Gate：ＳＡＦＧ)スキームを採択するに至った。
かかるＳＡＦＧスキームにおいては、アクティブ領域の上にフローティングゲートが自動的に形成されるため、素子分離膜上にフローティングゲートを形成することが不可である。このため、バー抵抗の測定が行えないのが現状である。
本発明の目的は、寄生インタフェース抵抗に対する影響を極力抑えることにより、安定した値を有するバー抵抗を測定することが可能なバー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法を提供することにある。
本発明の他の目的は、ＳＡＦＧスキームにおいてフローティングゲートのバー抵抗を測定可能にすることにある。
本発明に係るバー抵抗測定パターンを有するフラッシュメモリ素子は、半導体基板に形成されてアクティブ領域を限定する素子分離膜と、前記素子分離膜の表面内にトレンチ構造に埋め込まれるバー抵抗測定用のフローティングゲートと、前記バー抵抗測定用のフローティングゲートのある領域上に形成されるコントロールゲートパターンと、前記バー抵抗測定用のフローティングゲートと前記コントロールゲートパターンとの間に挟まれる誘電体膜と、前記コントロールゲートパターンの両側において前記バー抵抗測定用のフローティングゲートに接続され、前記コントロールゲートパターンとは絶縁されるバー抵抗測定用のコンタクトとを含む。
好ましくは、前記コントロールゲートパターンは、コントロールゲート用のポリシリコン膜とタングステン膜の積層膜からなることを特徴とする。
好ましくは、前記バー抵抗測定用のコンタクトと前記コントロールゲート用のパターンとを絶縁させ、前記半導体基板の全面に形成される層間絶縁膜をさらに含むことを特徴とする。
好ましくは、前記バー抵抗測定用のフローティングゲートが形成されていない前記素子分離膜の表面内にトレンチ構造に埋め込まれるダミーポリシリコン膜を少なくとも１以上さらに備えることを特徴とする。
好ましくは、前記ダミーポリシリコン膜は、前記バー抵抗測定用のフローティングゲートおよび前記ダミーポリシリコン膜が前記素子分離膜の全面に均一な密度をもって分布することを特徴とする。
好ましくは、前記アクティブ領域の半導体基板上に形成され、前記素子分離膜に自己整列されるフローティングゲートと、前記フローティングゲートと前記半導体基板との間に形成されるトンネル酸化膜と、前記フローティングゲートの上部に形成されるコントロールゲートとをさらに含み、前記誘電体膜がアクティブ領域の上まで延在して前記コントロールゲートとフローティングゲートとの間に挟まれることをを特徴とする。
このようなバー抵抗測定パターンを有するフラッシュメモリ素子の形成方法は、スクリーン酸化膜およびパッド窒化膜が積層されている半導体基板に第１のトレンチを形成し、前記第１のトレンチ内に素子分離膜を形成してアクティブ領域を限定する工程と、前記素子分離膜内に第２のトレンチを形成する工程と、前記パッド窒化膜とスクリーン酸化膜を除去してアクティブ領域の半導体基板を露出させる工程と、前記アクティブ領域の半導体基板上にトンネル酸化膜を形成した後、前記トンネル酸化膜上にはフローティングゲートを形成し、前記第２のトレンチ内にはバー抵抗測定用のフローティングゲートを形成する工程と、全面に誘電体膜を形成する工程と、前記バー抵抗測定用のフローティングゲートのある領域上にコントロールゲートパターンを形成し、前記フローティングゲート上にコントロールゲートを形成する工程と、全面に層間絶縁膜を形成する工程と、前記コントロールゲートパターンの両側に前記層間絶縁膜を貫通して前記バー抵抗測定用のフローティングゲートに接続されるバー抵抗測定用のコンタクトを形成する工程とを含む。
好ましくは、前記第２のトレンチを形成するに際し、前記第２のトレンチが形成されていない素子分離膜内に少なくとも１以上のダミートレンチをさらに形成し、前記フローティングゲートおよび比抵抗測定用のフローティングゲートを形成するに際し、前記ダミートレンチ内にダミーポリシリコン膜を形成することを特徴とする。
好ましくは、前記誘電体膜を形成するに先立ち、前洗浄工程を行う段階をさらに含むことを特徴とする。
好ましくは、前記トンネル酸化膜を形成した後、全面にポリシリコン膜を蒸着し、前記素子分離膜が露出するように前記ポリシリコン膜に対して平坦化工程を行い、前記パッド窒化膜の除去された部分には前記フローティングゲートを形成し、前記第２のトレンチ内には前記バー抵抗測定用のフローティングゲートを形成することを特徴とする。
好ましくは、前記誘電体膜を形成した後に、前記誘電体膜上にコントロールゲート用のポリシリコン膜とタングステン膜を順次に積層し、その後、前記フローティングゲートの上部と前記バー抵抗測定用のフローティングゲートのある領域上に残留するように前記タングステン膜とコントロールゲート用のポリシリコン膜を選択的に除去して前記コントロールゲートと前記コントロールゲートパターンを形成することを特徴とする。
好ましくは、前記コントロールゲートおよびコントロールゲートパターンを形成した後、全体の構造物上に第１の層間絶縁膜を形成する工程と、前記コントロールゲートおよびコントロールゲートパターンが露出するように前記第１の層間絶縁膜を平坦化させる工程と、前記全体の構造物上に第２の層間絶縁膜を形成する工程とを行うことにより、前記第１、第２の層間絶縁膜の積層膜からなる前記層間絶縁膜を形成することを特徴とする。
本発明は、下記の如き効果がある。
先ず、第一に、フローティングゲートのバー抵抗を測定するためのコンタクトがバー抵抗測定用のフローティングゲートに直接的に接続されることから、寄生インタフェースの影響による比抵抗測定値の変異を減らし、安定したバー抵抗値を測定することができる。
第二に、ＳＡＦＧスキームにおいて、バー抵抗測定用のフローティングゲートを素子分離膜上に形成できることから、ＳＡＦＧスキームにおいてもフローティングゲートのバー抵抗を測定することが可能である。
第三に、ダミーポリシリコン膜を形成して素子分離膜の表面内のポリシリコン膜の密度を均一にできることから、誘電体膜を形成する前に行う前洗浄工程に際し、素子分離膜がオーバーエッチングされる現象を防ぐことができる。これにより、アクティブ領域と素子分離領域との段差の発生を防ぐことができ、その結果、以降の層間絶縁膜の平坦化工程時にアクティブ領域上に形成されたコントロールゲートがアタックされるという不具合を源泉的に防ぐことができる。
以下、添付した図面に基づき、本発明の好適な実施形態を説明する。但し、本発明は下記の実施形態に何ら限定されるものではなく、各種の相異なる形態として具現可能である。下記の実施形態は、本発明の開示を完全たるものにすると共に、通常の知識を有する者に本発明の範疇を完全に知らせるための提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
図１は、本発明に係るバー抵抗測定パターンを有するフラッシュメモリ素子の断面図である。
図１を参照すると、素子分離膜２３が形成された半導体基板２０の表面内にトレンチ構造にバー抵抗測定用のフローティングゲート２６が埋め込まれており、フローティングゲートのバー抵抗を測定するために外部と接続される２本のバー抵抗測定用のコンタクト３０が前記バー抵抗測定用のポリシリコン膜２６に直接的に接続されている。
前記素子分離膜２３は、半導体基板２０にトレンチ構造に形成されてアクティブ領域を限定しており、アクティブ領域の半導体基板２０上には前記素子分離膜２３に自己整列されたフローティングゲート２６ａが半導体基板２０とトンネル酸化膜２５を介して形成されてＳＡＦＧ構造をなしている。
前記フローティングゲート２６ａと前記バー抵抗測定用のフローティングゲート２６はポリシリコン膜からなる同一層である。
そして、前記フローティングゲート２６ａの上部にはコントロールゲート３３ａが形成されており、前記２本の抵抗測定用のコンタクト３０間のバー抵抗測定用のフローティングゲート２６の上部にはコントロールゲートパターン３３が形成されており、前記フローティングゲート２６ａとコントロールゲート３３ａとの間および前記バー抵抗測定用のフローティングゲート２６とコントロールゲートパターン３３ａとの間にはＯＮＯ(Oxide-Nitride-Oxide)構造の誘電体膜２７が形成されている。ここで、前記コントロールゲート３３ａおよびコントロールゲートパターン３３は、コントロールゲート用のポリシリコン膜２８とタングステン膜２９との積層膜からなる。
図面に示す実施形態においては、素子分離膜２３の表面内にバー抵抗測定用のフローティングゲート２６のみを形成しているが、素子分離膜２３の表面内に、ポリシリコン膜の密度を均一にするために、前記バー抵抗測定用のフローティングゲート２６に加えて、ダミーポリシリコン膜をさらに形成しても良い。
このように、本実施形態に係るフラッシュメモリ素子は、セルフアラインフローティングゲートの構造を有するが、素子分離膜上にバー抵抗測定用のフローティングゲートを構成できるので、フローティングゲートのバー抵抗を測定することができる。
さらに、バー抵抗測定用のコンタクトがバー抵抗測定用のポリシリコン膜に直接的に接続されるので、寄生インタフェースによりバー抵抗測定値の変異が大きくなるという現象を防ぐことができる。
このようなバー抵抗測定パターンを有するフラッシュメモリ素子の形成方法について、図２（a）〜（ｃ）の製造工程の断面図を参照して説明する。
まず、図２（ａ）において、半導体基板２０上にスクリーン酸化膜２１とパッド窒化膜２２を順次に形成する。
次いで、写真エッチング工程で前記パッド窒化膜２２とスクリーン酸化膜２１を選択的に除去し、スクリーン酸化膜２１の除去により露出した半導体基板２０を所定の深さまでエッチングして素子分離用の第１のトレンチを形成する。
その次、前記第１のトレンチが完全に埋め込まれるべく全面に高密度プラズマの酸化膜を蒸着し、前記パッド窒化膜２２が露出するべく全面に平坦化工程を行い、前記第１のトレンチ内に素子分離膜２３を形成することによりアクティブ領域を限定する。
前記平坦化工程としてはエッチバック)工程あるいは 化学機械的研磨(ＣＭＰ：Chemical Mechanical Polishing)工程のどちらか一方を採用する。
その後、全面にフォトレジストＰＲを塗布し、前記素子分離膜２３の一定領域が露出するように露光および現象工程により前記フォトレジストＰＲをパターニングした後、パターニングされたフォトレジストＰＲをマスクとして前記素子分離膜２３を所定の深さまでエッチングして第２のトレンチ２４を形成する。
次いで、前記フォトレジストＰＲを除去し、図２（b）に示すように前記パッド窒化膜２２とスクリーン酸化膜２１を除去して、アクティブ領域の半導体基板２０を露出させる。
その次、露出したアクティブ領域の半導体基板２０上にトンネル酸化膜２５を形成し、全面にポリシリコン膜を蒸着し、平坦化工程を行い、前記パッド窒化膜２２の除去された部分にはフローティングゲート２６aを形成し、前記第２のトレンチ２４内にはバー抵抗測定用のフローティングゲート２６を形成する。
誘電体膜を形成する前に行う前洗浄工程時に素子分離膜２３の過剰損失現象を防止するためには、好ましくは、前記素子分離膜２３の表面内に前記バー抵抗測定用のフローティングゲート２６と絶縁されるダミーポリシリコン膜をさらに形成する。
すなわち、前記第２のトレンチ２４を形成するに際し、素子分離膜２３内にダミートレンチをさらに形成し、前記フローティングゲート２６ａおよびバー抵抗測定用のポリシリコン膜２６を形成するに際し、時前記ダミートレンチ内にポリシリコン膜を埋め込んでダミーポリシリコン膜を形成する。
前記ダミーポリシリコン膜は、バー抵抗測定用のフローティングゲート２６およびダミーポリシリコン膜が素子分離膜２３の全面に均一な密度をもって分布できるようにその個数および大きさを適切に調節して形成する。
その後、ＨＦ、ＢＯＥなどの酸化膜エッチング溶液を利用して前洗浄工程を行う。このとき、酸化膜からなる素子分離膜２３がアタックを受けて損失を被るが、前記バー抵抗測定用のフローティングゲート２６およびダミーポリシリコン膜により素子分離膜２３の過剰損失を防ぐことができる。
さらに、図２（ｃ）に示すように、全面にＯＮＯ構造の誘電体膜２７を蒸着し、誘電体膜２７上にコントロールゲート用のポリシリコン膜２８とタングステン膜２９を順次に形成する。
次いで、前記フローティングゲート２６ａの上部およびバー抵抗測定用のフローティングゲート２６のある領域上に残留するように写真エッチング工程により前記タングステン膜２９とコントロールゲート用のポリシリコン膜２８を選択的に除去することにより、前記フローティングゲート２６ａの上部にはコントロールゲート３３ａを形成し、前記バー抵抗測定用のフローティングゲート２６のある領域上にはコントロールゲートパターン３３を形成する。
そして、全面に第１の層間絶縁膜３１を形成し、前記タングステン膜２９が露出するように前記第１の層間絶縁膜３１に対して平坦化工程を行う。前記平坦化工程としてはエチバック工程やＣＭＰ工程を採用する。
素子分離膜内にバー抵抗測定用のフローティングゲートやダミーポリシリコン膜を形成しない場合には、前記誘電体膜を形成する前に行う前洗浄工程時に素子分離膜が損失されるので、アクティブ領域と素子分離膜が形成された素子分離領域間に段差が発生する。このため、タングステン膜をターゲットとして第１の層間絶縁膜に対する平坦化工程を行うと、アクティブ領域が素子分離領域よりも多くのアタックを受けるようになり、その結果、アクティブ領域に形成されたタングステン膜２９がオーバーエッチングされるという不具合が発生する。
本発明では、素子分離膜２３内にバー抵抗測定用のフローティングゲート２６とダミーポリシリコン膜を形成することにより、前記第１の層間絶縁膜３１の平坦化工程に際し、アクティブ領域に形成されたタングステン膜２９がオーバーエッチングされるという不具合を源泉的に防ぐことができる。
その後、全面に第２の層間絶縁膜３２を形成し、前記第２、第１の層間絶縁膜３２、３１と誘電体膜２７を選択的にエッチングして前記コントロールゲートパターン３３の両側の前記バー抵抗測定用のフローティングゲート２６を露出させる２つのコンタクトホールを形成した後、前記コンタクトホールに導電性物質を埋め込んでバー抵抗測定用のコンタクト３０を形成する。
以上、本発明に係るバー抵抗測定パターンを有するフラッシュメモリ素子の製造を完了する。
図３は、従来の技術および本発明に係るバー抵抗測定パターンを用いて測定したバー抵抗値を比較したグラフであって、Ａ、Ｂは従来の技術のバー抵抗測定パターンを用いて測定したバー抵抗値を、Ｃ、Ｄは本発明のバー抵抗測定パターンを用いて測定したバー抵抗値をそれぞれ示す。
それによると、従来の技術を用いて測定したバー抵抗値は変異幅が大きいのに対して、本発明を用いて測定したバー抵抗値は変異幅が小さいことから、安定した値を示す。
２０ 半導体基板
２３ 素子分離膜
２６ バー抵抗測定用のフローティングゲート
２７ 誘電体膜
３０ バー抵抗測定用のコンタクト
３１ 第１の層間絶縁膜
３２ 第２の層間絶縁膜
２３ 素子分離膜
２６ バー抵抗測定用のフローティングゲート
２７ 誘電体膜
３０ バー抵抗測定用のコンタクト
３１ 第１の層間絶縁膜
３２ 第２の層間絶縁膜
Claims (12)
- 半導体基板に形成されてアクティブ領域を限定する素子分離膜と、
前記素子分離膜の表面内にトレンチ構造に埋め込まれるバー抵抗測定用のフローティングゲートと、
前記バー抵抗測定用のフローティングゲートのある領域上に形成されるコントロールゲートパターンと、
前記バー抵抗測定用のフローティングゲートと前記コントロールゲートパターンとの間に挟まれる誘電体膜と、
前記コントロールゲートパターンの両側において前記バー抵抗測定用のフローティングゲートに接続され、前記コントロールゲートパターンとは絶縁されるバー抵抗測定用のコンタクトとを含むことを特徴とするバー抵抗測定パターンを有するフラッシュメモリ素子。 - 前記コントロールゲートパターンは、コントロールゲート用のポリシリコン膜とタングステン膜の積層膜からなることを特徴とする請求項１記載のバー抵抗測定パターンを有するフラッシュメモリ素子。
- 前記バー抵抗測定用のコンタクトと前記コントロールゲート用のパターンとを絶縁させ、前記半導体基板の全面に形成される層間絶縁膜をさらに含むことを特徴とする請求項１記載のバー抵抗測定パターンを有するフラッシュメモリ素子。
- 前記バー抵抗測定用のフローティングゲートが形成されていない前記素子分離膜の表面内にトレンチ構造に埋め込まれるダミーポリシリコン膜を少なくとも１以上さらに備えることを特徴とする請求項１記載のバー抵抗測定パターンを有するフラッシュメモリ素子。
- 前記ダミーポリシリコン膜は、前記バー抵抗測定用のフローティングゲートおよび前記ダミーポリシリコン膜が前記素子分離膜の全面に均一な密度をもって分布することを特徴とする請求項４記載のバー抵抗測定パターンを有するフラッシュメモリ素子。
- 前記アクティブ領域の半導体基板上に形成され、前記素子分離膜に自己整列されるフローティングゲートと、
前記フローティングゲートと前記半導体基板との間に形成されるトンネル酸化膜と、
前記フローティングゲートの上部に形成されるコントロールゲートとをさらに含み、
前記誘電体膜がアクティブ領域の上まで延在して前記コントロールゲートとフローティングゲートとの間に挟まれることを特徴とする請求項１記載のバー抵抗測定パターンを有するフラッシュメモリ素子。 - スクリーン酸化膜およびパッド窒化膜が積層されている半導体基板に第１のトレンチを形成し、前記第１のトレンチ内に素子分離膜を形成してアクティブ領域を限定する工程と、 前記素子分離膜内に第２のトレンチを形成する工程と、
前記パッド窒化膜とスクリーン酸化膜を除去してアクティブ領域の半導体基板を露出させる工程と、
前記アクティブ領域の半導体基板上にトンネル酸化膜を形成した後、前記トンネル酸化膜上にはフローティングゲートを形成し、前記第２のトレンチ内にはバー抵抗測定用のフローティングゲートを形成する工程と、
全面に誘電体膜を形成する工程と、
前記バー抵抗測定用のフローティングゲートのある領域上にコントロールゲートパターンを形成し、前記フローティングゲート上にコントロールゲートを形成する段階と、
全面に層間絶縁膜を形成する工程と、
前記コントロールゲートパターンの両側に前記層間絶縁膜を貫通して前記バー抵抗測定用のフローティングゲートに接続されるバー抵抗測定用のコンタクトを形成する工程と、を含むことを特徴とするバー抵抗測定パターンを有するフラッシュメモリ素子の形成方法。 - 前記第２のトレンチを形成するに際し、前記第２のトレンチが形成されていない素子分離膜内に少なくとも１以上のダミートレンチをさらに形成し、前記フローティングゲートおよび比抵抗測定用のフローティングゲートを形成するに際し、前記ダミートレンチ内にダミーポリシリコン膜を形成することを特徴とする請求項７記載のバー抵抗測定パターンを有するフラッシュメモリ素子の形成方法。
- 前記誘電体膜を形成するに先立ち、前洗浄工程を行う段階をさらに含むことを特徴とする請求項７記載のバー抵抗測定パターンを有するフラッシュメモリ素子の形成方法。
- 前記トンネル酸化膜を形成した後、全面にポリシリコン膜を蒸着し、前記素子分離膜が露出するように前記ポリシリコン膜に対して平坦化工程を行い、前記パッド窒化膜の除去された部分には前記フローティングゲートを形成し、前記第２のトレンチ内には前記バー抵抗測定用のフローティングゲートを形成することを特徴とする請求項７記載のバー抵抗測定パターンを有するフラッシュメモリ素子の形成方法。
- 前記誘電体膜を形成した後に、前記誘電体膜上にコントロールゲート用のポリシリコン膜とタングステン膜を順次に積層し、その後、前記フローティングゲートの上部と前記バー抵抗測定用のフローティングゲートのある領域上に残留するように前記タングステン膜とコントロールゲート用のポリシリコン膜を選択的に除去して前記コントロールゲートと前記コントロールゲートパターンを形成することを特徴とする請求項７記載のバー抵抗測定パターンを有するフラッシュメモリ素子の形成方法。
- 前記コントロールゲートおよびコントロールゲートパターンを形成した後、全体の構造物上に第１の層間絶縁膜を形成する工程と、
前記コントロールゲートおよびコントロールゲートパターンが露出するように前記第１の層間絶縁膜を平坦化させる工程と、
前記全体の構造物上に第２の層間絶縁膜を形成する工程と、
を行うことにより、前記第１、第２の層間絶縁膜の積層膜からなる前記層間絶縁膜を形成することを特徴とする請求項７記載のバー抵抗測定パターンを有するフラッシュメモリ素子の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2005-0071034 | 2005-08-03 | ||
| KR1020050071034A KR100632645B1 (ko) | 2005-08-03 | 2005-08-03 | 바저항 측정패턴을 갖는 플래쉬 메모리 소자 및 그의형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007043051A true JP2007043051A (ja) | 2007-02-15 |
| JP4977845B2 JP4977845B2 (ja) | 2012-07-18 |
Family
ID=37635522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005363480A Expired - Fee Related JP4977845B2 (ja) | 2005-08-03 | 2005-12-16 | バー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7439131B2 (ja) |
| JP (1) | JP4977845B2 (ja) |
| KR (1) | KR100632645B1 (ja) |
| CN (1) | CN100539160C (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124300A (ja) * | 2009-12-09 | 2011-06-23 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| KR20200097566A (ko) * | 2019-02-08 | 2020-08-19 | 충남대학교산학협력단 | 테스트 패턴을 구비하는 반도체 장치 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101374317B1 (ko) * | 2007-08-23 | 2014-03-14 | 삼성전자주식회사 | 저항 소자를 갖는 반도체 장치 및 그 형성방법 |
| KR101044486B1 (ko) * | 2009-05-25 | 2011-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 레지스터 및 그 제조방법 |
| KR101641055B1 (ko) * | 2015-06-22 | 2016-07-20 | 삼성전자주식회사 | 반도체 장치 |
| CN110739314B (zh) * | 2019-10-23 | 2022-03-11 | 武汉新芯集成电路制造有限公司 | 多晶硅电阻结构及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110827A (ja) * | 2000-09-29 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2003163249A (ja) * | 2001-11-23 | 2003-06-06 | Hynix Semiconductor Inc | テストパターン形成方法、それを用いたエッチング特性測定方法及び回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04164372A (ja) | 1990-10-29 | 1992-06-10 | Toshiba Corp | 半導体集積回路 |
| US5386132A (en) * | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
| JP3321899B2 (ja) | 1992-12-04 | 2002-09-09 | 株式会社デンソー | 半導体装置 |
| JP2830845B2 (ja) | 1996-06-26 | 1998-12-02 | 日本電気株式会社 | 半導体記憶装置 |
| KR20030025315A (ko) * | 2001-09-20 | 2003-03-29 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조방법 |
| US6587396B1 (en) * | 2001-12-21 | 2003-07-01 | Winbond Electronics Corporation | Structure of horizontal surrounding gate flash memory cell |
| US6720611B2 (en) * | 2002-01-28 | 2004-04-13 | Winbond Electronics Corporation | Fabrication method for flash memory |
| US6624027B1 (en) | 2002-05-09 | 2003-09-23 | Atmel Corporation | Ultra small thin windows in floating gate transistors defined by lost nitride spacers |
| TW569435B (en) * | 2002-12-17 | 2004-01-01 | Nanya Technology Corp | A stacked gate flash memory and the method of fabricating the same |
| US7186617B2 (en) | 2003-07-08 | 2007-03-06 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having a resistor pattern and plug pattern that are made from a same material |
-
2005
- 2005-08-03 KR KR1020050071034A patent/KR100632645B1/ko not_active IP Right Cessation
- 2005-12-01 US US11/164,677 patent/US7439131B2/en active Active
- 2005-12-16 JP JP2005363480A patent/JP4977845B2/ja not_active Expired - Fee Related
- 2005-12-23 CN CNB200510136227XA patent/CN100539160C/zh not_active Expired - Fee Related
-
2008
- 2008-07-14 US US12/172,321 patent/US7829934B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002110827A (ja) * | 2000-09-29 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2003163249A (ja) * | 2001-11-23 | 2003-06-06 | Hynix Semiconductor Inc | テストパターン形成方法、それを用いたエッチング特性測定方法及び回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124300A (ja) * | 2009-12-09 | 2011-06-23 | Renesas Electronics Corp | 半導体装置および半導体装置の製造方法 |
| KR20200097566A (ko) * | 2019-02-08 | 2020-08-19 | 충남대학교산학협력단 | 테스트 패턴을 구비하는 반도체 장치 |
| KR102205397B1 (ko) * | 2019-02-08 | 2021-01-19 | 충남대학교 산학협력단 | 테스트 패턴을 구비하는 반도체 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080272373A1 (en) | 2008-11-06 |
| JP4977845B2 (ja) | 2012-07-18 |
| US7439131B2 (en) | 2008-10-21 |
| CN1909234A (zh) | 2007-02-07 |
| US20070045731A1 (en) | 2007-03-01 |
| KR100632645B1 (ko) | 2006-10-11 |
| CN100539160C (zh) | 2009-09-09 |
| US7829934B2 (en) | 2010-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100936585B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2006351861A (ja) | 半導体装置の製造方法 | |
| JP4977845B2 (ja) | バー抵抗測定パターンを有するフラッシュメモリ素子およびその形成方法 | |
| JP5160738B2 (ja) | 半導体素子の製造方法 | |
| JP2005175420A (ja) | Ｎａｎｄフラッシュ素子の製造方法 | |
| JP2007103652A (ja) | 半導体装置およびその製造方法 | |
| KR100941865B1 (ko) | 반도체 소자의 제조방법 | |
| KR20060108974A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| KR100580118B1 (ko) | 반도체 소자의 게이트 전극 패턴 형성방법 | |
| JP5063030B2 (ja) | ＮＡＮＤ型フラッシュメモリ素子の製造方法｛ＭｅｔｈｏｄｏｆｍａｎｕｆａｃｔｕｒｉｎｇａＮＡＮＤｔｙｐｅｆｌａｓｈｍｅｍｏｒｙｄｅｖｉｃｅ｝ | |
| JP2006041023A (ja) | 半導体装置およびその製造方法 | |
| KR100538075B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| US6562682B1 (en) | Method for forming gate | |
| KR100642922B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
| US20060081909A1 (en) | Semiconductor device and manufacturing method therefor | |
| US7160794B1 (en) | Method of fabricating non-volatile memory | |
| JP2005026656A (ja) | 半導体素子の製造方法 | |
| KR100523919B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100691932B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 형성 방법 | |
| KR20100013982A (ko) | 반도체 메모리 소자의 레지스터 및 이의 제조 방법 | |
| KR100590390B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20050055217A (ko) | 낸드 플래시 소자의 제조 방법 | |
| KR20060111221A (ko) | 플래쉬 메모리소자의 게이트 패턴 형성방법 | |
| KR20080030265A (ko) | 반도체 소자의 제조방법 | |
| KR20080022950A (ko) | 반도체 메모리 소자 및 그것의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111108 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111110 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120228 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120319 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150427 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |