KR20060136128A - 플래쉬 메모리 소자의 테스트 패턴 형성방법 - Google Patents

Abstract

본 발명은 플래쉬 메모리 소자의 테스트 패턴 형성방법에 관한 것으로, 자기 정렬 플로팅 게이트(Self Aligned Floating Gate : SAFG) 스킴에서 필드 산화막 형성 후 패드 질화막을 제거하기 전에 액티브 영역과 인접한 소자분리막의 일부분을 식각함으로써 플로팅 게이트가 액티브 영역뿐만 아니라 소자분리막상에도 형성되도록 하여 터널 산화막의 커패시턴스 측정이 가능하도록 하는 기술이다.

SAFG, 터널 산화막, 테스트 패턴

Description

플래쉬 메모리 소자의 테스트 패턴 형성방법{Method for forming test pattern in flash memory device}

도 1a 내지 도 1d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 테스트 패턴 제조공정 단면도

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체 기판 13 : 소자분리막

14 : 터널 산화막 15 : 플로팅 게이트

16 : 층간 유전막 17 : 컨트롤 게이트

18 : 층간 절연막 19 : 콘택

본 발명은 플래쉬 메모리 소자의 테스트 패턴 형성방법에 관한 것으로, 특히 셀프 얼라인 플로팅 게이트 스킴(Self Aligned Floating Gate Scheme)에서 터널 산화막의 커패시턴스(capacitance)를 측정하기 위한 플래쉬 메모리 소자의 테스트 패 턴 형성방법에 관한 것이다.

플래쉬 메모리(flash memory) 소자는 프로그래밍(programming) 및 소거(erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다.

이러한 플래쉬 메모리 소자는 한 개의 트랜지스터로서 한 비트(bit)의 저장 상태를 실현하며, 전기적으로 프로그래밍과 소거를 수행한다.

플래쉬 메모리 소자는 일반적으로 실리콘 기판 상부에 형성된 터널 산화막, 플로팅 게이트(floating gate), 층간유전막, 컨트롤 게이트(control gate)를 포함하는 구조를 갖는다. 이러한 구조를 갖는 플래쉬 메모리 소자의 데이터 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다.

플래쉬 메모리 소자는 디자인 룰(design rule)이 70nm 이하로 낮아지면서 리소그래피(lithography) 장비의 오버레이 정확도(overlay accuracy) 한계에 비해 실제 요구되는 정확도가 더 작아지기 때문에 기판에 이미 형성된 소자분리 트렌치(trench) 위에 자기 정렬(self align) 방식으로 플로팅 게이트를 형성하는 자기 정렬 플로팅 게이트(Self Align Floating Gate :SAFG) 스킴(scheme)을 채택하게 되었다.

한편, 플래쉬 메모리 소자에서 터널 산화막 및 층간 유전막의 커패시턴스 측정을 위해서는 컨트롤 게이트, 플로팅 게이트 및 반도체 기판에 바이어스(bias)를 인가할 수 있도록 각각에 연결되는 콘택(contact)을 형성해야 하며, 터널 산화막의 커패시턴스 측정을 위해서 플로팅 게이트에 연결되는 콘택 부분은 소자분리막상에 위치되어야 한다. 왜냐하면, 플로팅 게이트에 연결되는 콘택 부분이 액티브 영역상에 위치할 경우 플라즈마 데미지(plasma damage)로 인해 터널 산화막의 특성이 열화되어 정확한 특성 평가가 불가능하며, 콘택 식각이 잘못될 경우 액티브 영역이 어택(attack)될 우려가 있기 때문이다.

그러나, 자기 정렬 플로팅 게이트(Self Align Floating Gate :SAFG) 스킴(scheme)에서는 액티브 영역위에 플로팅 게이트가 자동적으로 형성되게 되어 소자분리막상에 플로팅 게이트를 형성하는 것이 불가능하다.

따라서, 터널 산화막의 커패시턴스 측정 패턴을 형성할 수 없으므로 터널 산화막의 고유 특성 측정 및 분석이 불가능한 실정이다.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 자기정렬 플로팅 게이트(SAFG) 스킴에서 터널 산화막의 커패시턴스 측정이 가능하도록 하기 위한 플래쉬 메모리 소자의 테스트 패턴 형성방법을 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 터널 산화막의 고유 특성 측정 및 분석이 가능하도록 하는데 있다.

본 발명의 또 다른 목적은 액티브 영역의 어택을 방지하는데 있다.

본 발명에 따른 플래쉬 메모리 소자의 테스트 패턴 형성방법은 액티브 영역 및 필드 영역으로 구분 정의된 반도체 기판상에 스크린 산화막과 패드 질화막을 형성하는 단계와, 상기 필드 영역에 형성된 상기 패드 질화막과 스크린 산화막과 반도체 기판을 식각하여 트렌치를 형성하고 상기 트렌치내에 소자분리막을 형성하는 단계와, 상기 액티브 영역과의 계면을 포함하는 필드 영역의 일영역에 형성된 상기 소자분리막을 노출하는 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 마스크로 상기 일영역의 소자분리막을 일정 깊이 식각하는 단계와, 상기 포토레지스트를 제거하는 단계와, 상기 패드 질화막과 패드 산화막을 제거하여 액티브 영역의 반도체 기판을 노출시키는 단계와, 상기 노출된 액티브 영역의 반도체 기판상에 터널 산화막을 형성하고 전면에 폴리실리콘막을 형성하는 단계와, 상기 소자분리막이 노출되도록 상기 폴리실리콘막을 평탄화시키어 상기 액티브 영역의 반도체 기판 및 상기 일영역상에 플로팅 게이트를 형성하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 테스트 패턴 제조공정 단면도이다.

먼저, 도 1a에 도시하는 바와 같이 필드 영역 및 액티브 영역으로 구분되는 반도체 기판(10)상에 스크린 산화막(11)을 형성하고, 각종 웰(well) 형성 및 문턱전압 조절을 위한 이온주입 공정을 실시한다.

그런 다음, 상기 스크린 산화막(11)상에 패드 질화막(12)을 형성하고, 상기 필드 영역의 패드 질화막(12)과 스크린 산화막(11)과 반도체 기판(10)을 식각하여 트렌치를 형성한다.

그런 다음, 상기 트렌치 식각 공정의 데미지를 완화하기 위하여 측벽 산화(wall oxidation) 공정을 실시하고 상기 트렌치가 완전히 매립되도록 전면에 산화막을 증착한 다음 상기 패드 질화막(12)이 노출되도록 상기 산화막을 CMP(Chemical Mechanical Polishing)하여 상기 트렌치내에 소자분리막(13)을 형성한다.

이어서, 도 1b에 도시하는 바와 같이 전면에 포토레지스트(PR)를 도포하고 상기 액티브 영역과의 계면을 포함하는 필드 영역의 일영역에 형성된 소자분리막(13)이 노출되도록 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한다.

이어, 상기 패터닝된 포토레지스트(PR)를 마스크로 상기 노출된 소자분리막(13)을 일정 깊이 식각한다.

이때, 액티브 영역의 어택(attack)을 최소화하기 위하여 질화막 대비 산화막에 대하여 높은 식각 선택비를 갖는 식각 가스를 이용한 건식 식각 공정을 사용하는 것이 좋다.

그런 다음, 도 1c에 도시하는 바와 같이 상기 포토레지스트(PR)를 제거하고, 상기 패드 질화막(12)과 스크린 산화막(11)을 제거하여 액티브 영역의 반도체 기판 (10)을 노출시킨다.

이어, 노출된 액티브 영역의 반도체 기판(10)상에 터널 산화막(14)을 형성하고, 전면에 플로팅 게이트용 제 1 폴리실리콘막을 형성한 다음, 상기 소자분리막(13)이 노출되도록 상기 제 1 폴리실리콘막을 CMP하여 상기 액티브 영역과 상기 일영역상에 플로팅 게이트(15)를 형성한다.

이후, 도 1d에 도시하는 바와 같이 커플링비(coupling ratio)를 향상시키기 위하여 상기 일영역을 제외한 나머지 영역상에 형성된 소자분리막(13)을 일정 깊이 식각하여 소자분리막(13)의 실효 높이(EFH : Effective Field Hight)를 낮춘다.

그런 다음, 상기 플로팅 게이트(15)를 포함한 전면에 층간 유전막(16)과 컨트롤 게이트용 제 2 폴리실리콘막을 차례로 형성하고, 상기 일영역상에 형성된 플로팅 게이트(15)가 일부 노출되도록 상기 제 2 폴리실리콘막과 층간 유전막(16)을 선택적으로 식각하여 상기 플로팅 게이트(15)와 층간 유전막(16)을 사이에 두고 분리되는 컨트롤 게이트(17)를 형성한다.

이어서, 전면에 층간 절연막(18)을 형성하고 사진 식각 공정으로 상기 층간 절연막(18)을 선택적으로 식각하여 상기 컨트롤 게이트(17) 및 플로팅 게이트(15)를 각각 노출하는 콘택홀들을 형성한다.

그런 다음, 상기 콘택홀들내에 도전재를 매립하여 콘택(19)들을 형성한다.

이상으로 본 발명의 실시예에 따른 플래쉬 메모리 소자의 테스트 패턴 제조를 완료한다.

전술한 공정을 이용하면, 터널 산화막(14)의 커패시턴스 측정을 위해서 플로 팅 게이트(15)에 연결되는 콘택(19)이 소자분리막상에 위치되게 되므로, 터널 산화막의 커패시턴스 측정이 가능해 진다.

상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.

첫째, 터널 산화막의 커패시턴스 측정을 위해서 플로팅 게이트에 연결되는 콘택이 소자분리막상에 위치되므로 터널 산화막의 커패시턴스 측정이 가능하다.

둘째, 터널 산화막의 커패시턴스 측정이 가능하므로 터널 산화막의 고유한 특성을 측정 및 분석할 수 있다.

셋째, 터널 산화막의 커패시턴스 측정을 위해서 플로팅 게이트에 연결되는 콘택을 소자분리막상에 형성하므로 콘택 형성시 액티브 영역의 어택을 방지할 수 있다.

Claims (3)

1. 액티브 영역 및 필드 영역으로 구분 정의된 반도체 기판상에 스크린 산화막과 패드 질화막을 형성하는 단계;

   상기 필드 영역에 형성된 상기 패드 질화막과 스크린 산화막과 반도체 기판을 식각하여 트렌치를 형성하고 상기 트렌치내에 소자분리막을 형성하는 단계;

   상기 액티브 영역과의 계면을 포함하는 필드 영역의 일영역에 형성된 상기 소자분리막을 노출하는 포토레지스트를 형성하는 단계;

   상기 포토레지스트를 마스크로 상기 일영역의 소자분리막을 일정 깊이 식각하는 단계;

   상기 포토레지스트를 제거하는 단계;

   상기 패드 질화막과 패드 산화막을 제거하여 액티브 영역의 반도체 기판을 노출시키는 단계;

   상기 노출된 액티브 영역의 반도체 기판상에 터널 산화막을 형성하고 전면에 폴리실리콘막을 형성하는 단계; 및

   상기 소자분리막이 노출되도록 상기 폴리실리콘막을 평탄화시키어 상기 액티브 영역의 반도체 기판 및 상기 일영역상에 플로팅 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 테스트 패턴 형성방법.
2. 제 1항에 있어서,

   상기 플로팅 게이트를 형성한 이후에 상기 일영역을 제외한 영역에 형성된 소자분리막을 일정 깊이 식각하여 그 높이를 낮추는 단계;

   상기 전면에 층간유전막과 컨트롤 게이트를 차례로 형성하는 단계;

   상기 일영역상에 형성된 플로팅 게이트가 일부 노출되도록 상기 컨트롤 게이트와 층간유전막을 제거하는 단계;

   상기 전체 구조물상에 층간 절연막을 형성하는 단계; 및

   상기 층간 절연막을 관통하여 상기 컨트롤 게이트 및 플로팅 게이트에 각각 연결되는 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 패턴 형성방법.
3. 제 1항에 있어서,

   상기 소자분리막 식각시 질화막 대비 산화막에 대하여 식각 선택비가 높은 식각 가스를 이용한 건식 식각 공정을 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 테스트 패턴 형성방법.

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