CN104124251A - 基于电荷陷阱的存储器 - Google Patents

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Abstract

本发明涉及基于电荷陷阱的存储器。本发明描述制作3D电荷陷阱存储器单元的方法连同包含所述3D电荷陷阱存储器单元的设备及系统。在由导电及绝缘材料交替层形成的平面堆叠中，可形成大致垂直开口。在所述垂直开口内侧，可形成包括第一层、电荷陷阱层、穿隧氧化物层及外延硅部分的大致垂直结构。本发明还描述额外实施例。

Description

基于电荷陷阱的存储器
分案申请
本发明专利申请是申请日为2010年8月25日，申请号为201080042884.7，以及发明名称为“基于电荷陷阱的存储器”的发明专利申请案的分案申请。
相关申请案交叉参考
本专利申请案主张来自2009年8月26日提出申请的第12/548,193号美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。
技术领域
本发明关于基于电荷陷阱的存储器。
背景技术
非易失性半导体存储器(NVSM)广泛用许多电子装置中，例如个人数字助理(PDA)、膝上型计算机、移动电话、数码相机等等。这些存储器中的一些存储器在电荷陷获的基础上操作。
发明内容
本发明的一目的在于提供一种存储器装置，其包括：大致垂直结构，所述大致垂直结构至少包括电介质、电荷陷阱、穿隧氧化物及硅部分，所述大致垂直结构在开口内形成，所述开口在平面堆叠中形成，所述平面堆叠包括导电材料及绝缘材料的交替层，其中所述电荷陷阱与所述硅部分的一部分直接接触。
本发明的另一目的在于提供一种存储器装置，其包括：多个存储器单元，其中所述多个存储器单元中的每一存储器单元包括电荷陷阱存储器单元，其中所述电荷陷阱存储器单元包含：大致垂直结构，所述大致垂直结构至少包括电介质、电荷陷阱、穿隧氧化物及硅部分，所述大致垂直结构在开口内形成，所述开口在平面堆叠中形成，所述平面堆叠包括导电材料及绝缘材料的交替层，其中所述电荷陷阱与所述硅部分的一部分直接接触。
本发明的又一目的在于提供一种存储器系统，其包括：处理器；及耦合至所述处理器的存储器设备，其中所述存储器设备包括电荷陷阱存储器单元，其中所述电荷陷阱存储器单元中的至少一者包含：大致垂直结构，所述大致垂直结构至少包括电介质、电荷陷阱、穿隧氧化物及硅部分，所述大致垂直结构在开口内形成，所述开口在平面堆叠中形成，所述平面堆叠包括导电材料及绝缘材料的交替层，其中所述电荷陷阱与所述硅部分的一部分直接接触。
附图说明
在附图的各图中以举例方式而非限制方式图解说明一些实施例，附图中：
图1是根据本发明的各种实施例的基于电荷陷阱的存储器单元的一部分的横截面图；
图2是图解说明根据本发明的各种实施例的图1的基于电荷陷阱的存储器单元的俯视图；
图3是图解说明根据本发明的各种实施例其中可形成图1的基于电荷陷阱的存储器单元的导电及绝缘材料交替层的堆叠的三维(3D)视图；
图4是图解说明根据本发明的各种实施例在垂直开口的壁上形成第一层之后的图3的过程中堆叠的横截面图；
图5是图解说明根据本发明的各种实施例在第一层上形成第二层之后的图4的过程中堆叠的横截面图；
图6是图解说明根据本发明的各种实施例在用外延硅填充垂直开口的剩余部分并移除牺牲层之后的图5的过程中堆叠的横截面图；
图7是图解说明根据本发明的各种实施例在形成穿隧氧化物层之后的图6的过程中堆叠的横截面图；
图8是图解说明根据本发明的各种实施例在形成用于移除外延硅的部分的掩模之后的图7的过程中堆叠的横截面图；
图9是图解说明根据本发明的各种实施例用于编程图1的基于电荷陷阱的存储器单元的各种触点的连接的3D视图；
图10是图解说明根据本发明的各种实施例形成图1的基于电荷陷阱的存储器单元的方法的流程图；
图11是图解说明根据本发明的各种实施例形成图1的基于电荷陷阱的存储器单元的方法的流程图；且
图12是图解说明根据本发明的各种实施例的系统的图示。
具体实施方式
现在将描述3D基于电荷陷阱的存储器单元的实例性结构及其制作方法的实施例。在以下描述中，出于解释目的，阐述了具有实例特有细节的众多实例以提供对实例性实施例的透彻理解。然而，所属领域的技术人员将显而易见，也可在没有这些实例特有细节的情况下实践本发明实例。
实例性实施例可包含在由导电及绝缘材料交替层形成的平面堆叠中形成大致垂直开口(下文中称作“垂直开口”)。虽然在此文档的整个剩余部分中使用术语“垂直开口”，但应注意此做法仅是为了方便起见。因此，可使用更广泛术语“大致垂直开口”代替每一实例中的术语“垂直开口”。
在垂直开口内侧，可形成包含第一层(例如，阻挡电介质层)、电荷陷阱层、穿隧氧化物层及外延硅部分的大致垂直结构(下文中称作“垂直结构”)。尽管在此文档的整个剩余部分中使用术语“垂直结构”，但应注意此做法仅是为了方便起见。因此，可使用更广泛术语“大致垂直结构”代替每一实例中的术语“垂直结构”。
类似地，为了方便起见，在此文档的整个剩余部分中使用术语“金属”来代替术语“导电材料”。应注意，可使用更广泛的术语“导电材料”代替每一实例中的术语“金属”。导电材料可包括以下组分中的任何一者或一者以上：NiSi、Ru、Si、TaN、Ti、TiN、TiSi、WN及WSix，以及其它组分。
最后，为了方便起见，在此文档的整个剩余部分中使用术语“氧化物”代替术语“绝缘材料”。应注意，可使用更广泛的术语“绝缘材料”替代每一实例中的术语“氧化物”。绝缘材料可包括以下组分中的任何一者或一者以上：AlOx、HfAlOx、LaAlOx、LaOx、SiN、SiO2、ZrAlOxZrOx及ZrSiOx，以及其它组分。另外，绝缘材料可包含这些组分中的任何一者或一者以上的多个层。
可将下文进一步详细描述的包括这些绝缘材料的一些层描述为阻挡电介质层。这些层包含具有电介质层的层，所述电介质层包含多晶硅间电介质(IPD)。可将下文进一步详细描述的包括这些绝缘材料的一些层描述为电荷陷阱层，例如包含原子层沉积(ALD)SiN的那些层。应注意，阻挡电介质层及电荷陷阱层两者可各自包括上文所列示的绝缘材料组分中的一者或一者以上以及其它组分的多个层。
所述垂直结构可包括电介质层、由穿隧氧化物层部分地覆盖的外延硅部分及覆盖所述外延硅部分的经暴露垂直表面及所述穿隧氧化物层的电荷陷阱层。所述电荷陷阱层可填充所述穿隧氧化物层与所述电介质层之间的间隙。应注意，与阻挡电介质层及电荷陷阱层的情况一样，所述穿隧氧化物层可包括多个层，且所述穿隧氧化物中的层中的每一者可包括上文所列示的绝缘材料中的任何一者或一者以上以及其它材料。
此3D结构可充当NAND(非AND)基于电荷陷阱的(下文中称作“电荷陷阱”)存储器装置。在电荷陷阱存储器装置中，代替浮动栅极，可形成电荷陷阱层以通过陷获电荷载流子来存储信息。所述3D结构包括金属-绝缘体-氮化物-氧化物-硅(MINOS)存储器装置，其包含栅极电极(例如，图1中的金属层120)、阻挡绝缘体层(例如，图1中的IPD层150)、氮化物(例如，氮化硅)电荷陷阱层(例如，图1中的电荷陷阱层180)、穿隧氧化物层(例如，图1中的穿隧氧化物层170)及硅沟道(例如，图1中的外延硅160)。
所述氮化硅层包括其中存储数据的材料层。通过穿隧而穿过所述穿隧氧化物层的电荷载流子被陷获于所述氮化硅层中。所述IPD层是作为阻挡绝缘层形成于所述氮化硅层上用于防止陷获于所述氮化硅层中的电荷载流子从所述氮化硅层逃逸。
图1是图解说明根据本发明的各种实施例的基于电荷陷阱的存储器单元100的一部分的横截面图。基于电荷陷阱的存储器单元100(下文中称作“电荷陷阱存储器单元100”)形成于图3的堆叠300中。堆叠300的在图1中所示的一部分包含金属层120及140以及氧化物层110及130。应注意，尽管此图中以及图4到8中仅展示总共四个金属及氧化物层，但实际存储器装置将具有额外金属及氧化物层。在图1及图4到8中已人为地减少层的数目以便可容易看见所述层的结构，且可更容易理解单元100的制作过程。下文所描述的图3及图9表示更实际实施方案。
在堆叠300中的开口内侧，可形成垂直结构190。垂直结构190可包括电介质层150、外延硅部分(下文称作“硅沟道”)160、穿隧氧化物层170及电荷陷阱层180。在存储器单元100中，金属层120及硅沟道160可分别表示NAND MINOS电荷陷阱装置的栅极及沟道，其中电荷载流子可被陷获于电荷陷阱层180中。
图2是图解说明根据本发明的各种实施例的图1的电荷陷阱存储器单元100的俯视图200。俯视图200展示穿隧氧化物层170如何通过大致环绕硅沟道160而允许穿过硅沟道160的电荷载流子穿隧穿过穿隧氧化物层170以被陷获于电荷陷阱层180中。如俯视图200中所示，IPD层150也大致环绕电荷陷阱层180并使其与金属140(还有图1的金属层120)隔离，以减少或防止电荷载流子泄漏到这些金属层中。将在下文论述的图3到8中描述形成上文论述的层中所涉及的各种过程活动。
图3是图解说明根据本发明的各种实施例其中可形成基于电荷陷阱的存储器单元的导电及绝缘材料交替层的堆叠300的3D视图。浅沟槽隔离部(STI)310可隔离堆叠300的其中可形成3D存储器阵列的存储器单元行的部分。所述存储器阵列的每一行的存储器单元可共享共用栅极触点(例如，金属层120或140)，所述共用栅极触点也作为所述存储器阵列的字线触点操作。氧化物层110及130使金属层120与140绝缘。尽管此图中及图9中展示6个金属及氧化物层，但在特定应用中所使用的层的总数目可从6(如图所示)到几乎无限数目大大地变化。在许多实施例中，顶部金属层及底部金属层形成选择栅极。顶部与底部金属层之间的层形成串。
图4是图解说明根据本发明的各种实施例在垂直开口的壁上形成第一层之后的图3的过程中堆叠的横截面图400。形成图1的电荷陷阱存储器单元100的过程可通过在图3的堆叠300中形成垂直开口410开始。在形成在图3的堆叠300上界定开口的水平位置的蚀刻掩模之后，可通过蚀刻过程(例如，湿蚀刻或干蚀刻等等)来形成垂直开口410。由于所述蚀刻过程的限制，垂直开口410的壁结果可为仅近似垂直。图4展示可用于形成为垂直结构的两个垂直开口410。可用IPD层150覆盖垂直开口410的壁。在图4到8中，仅展示两个开口410，作为在实际装置中通常将大得多的开口阵列的部分。已人为地减少开口410的数目以便可容易看见所述层的结构，且可更容易理解所述单元的制作过程。
IPD层的沉积可使用与用于界定垂直开口的水平位置相同的掩模层而跟在所述垂直开口的形成之后。IPD层150可包括热生长的或使用(例如)低压化学气相沉积(LPCVD)或等离子增强化学气相沉积(PECVD)而沉积的绝缘材料(例如二氧化硅)。IPD层150可包括可使用已知方法沉积的其它绝缘材料，例如氧化物-氮化物-氧化物(ONO)复合层。IPD层150通常可具有约10nm到约30nm的厚度范围。
在实例性实施例中，IPD层18可包括高k材料，例如上文所列示的或许使用LPCVD技术或快速热化学气相沉积(RTCVD)过程沉积的绝缘材料中的任一者以及其它材料。包括高k材料的IPD层150通常可沉积到(例如)约5nm到约30nm的厚度。应注意，所期望厚度与IPD层150的成分的实际k值及存储器单元100的一些参数有关。所述IPD层可使金属层120及140与图1的垂直结构190的将如下文所论述在剩余垂直开口410中形成的剩余部分绝缘。
图5是图解说明根据本发明的各种实施例在IPD层150上形成第二层之后的图4的过程中堆叠的横截面图500。所述第二层可包括所属领域的技术人员也称作“间隔件层”的牺牲层520。可通过使用例如CVD或物理气相沉积(PVD)或ALD的常规沉积方法沉积电介质材料层来形成牺牲层520。所述电介质材料可包含例如氮化硅(SiN)的氮化物或二氧化硅(SiO2)。牺牲层520可沉积到介于约1nm到约30nm的范围内的厚度。现在将论述剩余垂直开口510的处理。牺牲层520还可沉积于开口510的底部处，但可使用间隔件蚀刻来移除。
图6是图解说明根据本发明的各种实施例在用外延硅填充垂直开口的剩余部分并移除牺牲层之后的图5的过程中堆叠的横截面图600。在形成图1的电荷陷阱存储器单元100的过程的此阶段处，如图6中所示，可由外延硅材料650填充图5的剩余垂直开口510。可通过所属领域的技术人员已知的工艺来执行外延硅材料650的形成。在一些实施例中，可由其它形式的硅材料(例如多晶硅)替换外延硅材料650。
在用外延硅材料650或其它替代硅材料填充剩余垂直开口之后，可移除图5的牺牲层520。可通过已知蚀刻工艺(例如湿蚀刻工艺)来执行牺牲层520的移除。湿蚀刻工艺中所使用的溶剂取决于用于牺牲层520的材料。牺牲层520的移除可在IPD层150与外延硅层160之间形成开口620，因此暴露外延硅材料650的侧以供进一步处理，如现在关于图7所论述。
图7是图解说明根据本发明的各种实施例在形成穿隧氧化物层之后的图6的过程中堆叠的横截面图700。可通过热氧化位于开口620中的外延硅材料650的经暴露区域而在外延硅材料650上形成穿隧氧化物层750。外延硅的热氧化是众所周知的工艺且可包含(例如)将外延硅材料650的所期望区域暴露于已知条件下的干燥氧或氧化氮。在形成穿隧氧化物层750之后，开口720保持于穿隧氧化物层750与IPD层150之间，可如图8中所描述的那样对所述开口进行处理。
图8是图解说明根据本发明的各种实施例在形成用于移除外延硅的部分的掩模之后的图7的过程中堆叠的横截面图。此处理的目的是形成图2中所示的电荷陷阱层180。然而，为允许前驱物流过整个开口且大致填充图7的开口720，可移除图7的外延硅材料650的一部分。经图案化掩模810可覆盖堆叠的顶部，经暴露区域830除外，所述经暴露区域允许蚀刻外延硅的不合意部分820及穿隧氧化物层750的位于经暴露区域830下方的部分。
可通过已知蚀刻工艺来执行外延硅及穿隧氧化物的蚀刻，例如使用干蚀刻或干蚀刻与湿蚀刻方案的组合。在完成蚀刻工艺之后，可用电荷陷阱材料填充剩余开口以形成图1及2中所示的电荷陷阱层180。可通过已知工艺来形成电荷陷阱层180，例如通过ALD(或许使用氮化硅(Si3N4))或CVD、PVD及其它工艺。
图9是图解说明根据本发明的各种实施例用于编程图1的电荷陷阱存储器单元100的各种触点的连接的3D视图900。图9中所示的触点包含字线(WL)触点910、源极触点950及位线(BL)触点960。源极触点950可形成于衬底(未展示)上。在将触点910、950、960连接到所属领域的技术人员已知的各种信号之后，可通过从所述衬底穿隧、将高电场置于控制栅极上(例如，当将正电压施加到耦合到WL触点910中的一者的字线时)将电子注入到形成于氧化物层935、945之间的电荷陷阱层中。这些电子存储于电荷陷阱层(例如，图1的电荷陷阱层180)的陷阱位点中并更改装置的阈值电压Vt。可通过使所陷获的电子穿隧回到衬底中或通过使空穴穿隧到电荷陷阱层中(例如，通过将负电压置于耦合到WL触点910中的一者的字线上)来擦除所述电子所表示的数据。
图10是图解说明根据本发明的各种实施例用于形成图1的电荷陷阱存储器单元100的方法1000的高级流程图。在操作1010处，可在图3的堆叠300中形成垂直开口。在操作1020处，如上文关于图4到8所描述，形成包含如图1中所示的第一层(例如，图4的IPD层150)、电荷陷阱层180、穿隧氧化物层170及外延硅部分160的图1垂直结构190。
图11是图解说明根据本发明的各种实施例用于形成图1的电荷陷阱存储器单元100的方法1100的流程图。在操作1110处，可在图3的堆叠300中形成垂直开口。在操作1120处，可在所述垂直开口的壁上形成第一层(例如，例如图4的IPD层150的阻挡电介质层)，如上文关于图4所描述。在操作1130处，可在IPD层150上形成图5的牺牲层520(对于细节，参见上文对图5的描述)。
方法1100可继续以包含操作1140的活动，其涉及用图6的外延硅材料650来填充图5的剩余垂直开口510(对于细节，参见上文对图6的描述)。在操作1150处，可移除牺牲层520以留下开口620，如图6中所示(对于细节，参见上文对图6的描述)。
在操作1160处，如上文关于图7所描述，可在图7的外延硅材料650上形成图7的穿隧氧化物层750。在操作1170处，可移除图6的外延硅材料650的部分以促进电荷陷阱层的形成(对于细节，参见对图6的描述)。最后，在操作1180处，可形成电荷陷阱层180以填充穿隧氧化物层170与IPD层150之间的间隙，并覆盖外延硅部分160及IPD层150的位于垂直开口中的经暴露表面。
在一些实施例中，可将涉及IPD层150的形成的操作1120延期到在操作1180之后执行。在此实施例中，电荷陷阱层180将覆盖穿隧氧化物层170及外延硅部分160的经暴露表面。可使用已知工艺用IPD层150来填充电荷陷阱层180与垂直开口的壁之间的剩余间隙。
图12是图解说明根据本发明的各种实施例的系统1200的图示。系统1200可包含处理器1210、存储器装置1220、存储器控制器1230、图形控制器1240以及输入及输出(I/O)控制器1250、显示器1252、键盘1254、指向装置1256及外围装置1258。总线1260将所有这些装置耦合在一起。时钟产生器1270经由总线1260将时钟信号提供到系统1200的装置中的至少一者。时钟产生器1270的实例可包含位于电路板(例如母板)中的振荡器。系统1200中所示的两个或两个以上装置可形成于单个芯片中。
存储器装置1220可包括包含图1的电荷陷阱存储器单元100的非易失性存储器。总线1260可为电路板上的互连迹线或可为一个或一个以上电缆。总线1260还可通过无线手段(例如通过电磁辐射，例如，无线电波)耦合系统1200的装置。外围装置1258可为打印机、任选装置，例如CD-ROM及DVD读取器及写入器、例如软磁盘驱动器的磁性装置读取器及写入器或例如麦克风的音频装置。
图12所表示的系统1200可包含计算机(例如，桌上型计算机、膝上型计算机、手持式计算机、服务器、Web器具、路由器等)、无线通信装置(例如，蜂窝式电话、无绳电话、传呼机、个人数字助理等)、计算机相关外围装置(例如，打印机、扫描仪、监视器等)、娱乐装置(例如，电视、无线电设备、立体声设备、磁带及光盘播放器、盒式录像机、摄录像机、数码相机、MP3(动画专家组，音频层3)播放器、视频游戏、表等)等。
已描述3D电荷陷阱存储器单元的实例性结构及其制作方法。虽然已描述特定实施例，但将显而易见，可对这些实施例做出各种修改及改变。因此，应将说明书及图式视为具有说明性而非限制性意义。
提供本发明摘要以符合37C.F.R.§1.72(b)，其需要允许读者快速获取技术性发明的性质的摘要。所述发明摘要是以将不用于解释或限制权利要求书为条件而提交的。另外，在前述具体实施方式中，可看出，出于简化本发明的目的将各种特征集合于单个实施例中。不应将本发明的此方法解释为限制权利要求书。因此，特此将以上权利要求书并入到具体实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (15)

1.一种存储器装置，其包括：
大致垂直结构，所述大致垂直结构至少包括电介质、电荷陷阱、穿隧氧化物及硅部分，所述大致垂直结构在开口内形成，所述开口在平面堆叠中形成，所述平面堆叠包括导电材料及绝缘材料的交替层，其中所述电荷陷阱与所述硅部分的一部分直接接触。
2.根据权利要求1所述的存储器装置，其中所述电荷陷阱包括硅氮化物。
3.根据权利要求1所述的存储器装置，其中所述大致垂直结构填充所述开口的一部分，且所述电荷陷阱的一部分安置于所述穿隧氧化物与所述电介质之间。
4.根据权利要求1所述的存储器装置，其中所述电介质大致覆盖所述开口的一个壁，且所述硅部分由所述电荷陷阱的一部分及所述穿隧氧化物部分地覆盖。
5.根据权利要求1所述的存储器装置，其进一步包括电耦合至所述硅部分的位线触点。
6.根据权利要求1所述的存储器装置，其进一步包括电耦合至所述硅部分的源极触点。
7.根据权利要求1所述的存储器装置，其中包含在导电材料及绝缘材料的所述交替层中的层包括所述存储器装置的字线。
8.一种存储器装置，其包括：
多个存储器单元，其中所述多个存储器单元中的每一存储器单元包括电荷陷阱存储器单元，其中所述电荷陷阱存储器单元包含：
大致垂直结构，所述大致垂直结构至少包括电介质、电荷陷阱、穿隧氧化物及硅部分，所述大致垂直结构在开口内形成，所述开口在平面堆叠中形成，所述平面堆叠包括导电材料及绝缘材料的交替层，其中所述电荷陷阱与所述硅部分的一部分直接接触。
9.根据权利要求8所述的存储器装置，其中所述电荷陷阱的一部分安置于所述穿隧氧化物与所述电介质之间.
10.根据权利要求8所述的存储器装置，其中所述硅部分由所述电荷陷阱的一部分及所述穿隧氧化物部分地覆盖。
11.根据权利要求8所述的存储器装置，其中所述电介质包括多晶硅间电介质。
12.根据权利要求8所述的存储器装置，其进一步包括：
电耦合至所述硅部分的第一端的位线触点；及
电耦合至所述硅部分的第二端的源极触点。
13.一种存储器系统，其包括：
处理器；及
耦合至所述处理器的存储器设备，其中所述存储器设备包括电荷陷阱存储器单元，其中所述电荷陷阱存储器单元中的至少一者包含：
大致垂直结构，所述大致垂直结构至少包括电介质、电荷陷阱、穿隧氧化物及硅部分，所述大致垂直结构在开口内形成，所述开口在平面堆叠中形成，所述平面堆叠包括导电材料及绝缘材料的交替层，其中所述电荷陷阱与所述硅部分的一部分直接接触。
14.根据权利要求13所述的系统，其中所述电荷陷阱包括硅氮化物。
15.根据权利要求13所述的系统，其中所述电荷陷阱的一部分填充所述穿隧氧化物与所述电介质之间的间隙。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8258034B2 (en) * 2009-08-26 2012-09-04 Micron Technology, Inc. Charge-trap based memory
US8455940B2 (en) 2010-05-24 2013-06-04 Samsung Electronics Co., Ltd. Nonvolatile memory device, method of manufacturing the nonvolatile memory device, and memory module and system including the nonvolatile memory device
US9136128B2 (en) 2011-08-31 2015-09-15 Micron Technology, Inc. Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials
US8946807B2 (en) 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9064970B2 (en) 2013-03-15 2015-06-23 Micron Technology, Inc. Memory including blocking dielectric in etch stop tier
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
US9117526B2 (en) * 2013-07-08 2015-08-25 Macronix International Co., Ltd. Substrate connection of three dimensional NAND for improving erase performance
US9437604B2 (en) 2013-11-01 2016-09-06 Micron Technology, Inc. Methods and apparatuses having strings of memory cells including a metal source
US9093158B2 (en) 2013-12-06 2015-07-28 Sandisk Technologies Inc. Write scheme for charge trapping memory
WO2015112327A1 (en) * 2014-01-21 2015-07-30 Applied Materials, Inc. Dielectric-metal stack for 3d flash memory application
US9419010B2 (en) * 2014-02-24 2016-08-16 Macronix International Co., Ltd. High aspect ratio etching method
KR102293874B1 (ko) 2014-12-10 2021-08-25 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US9608000B2 (en) 2015-05-27 2017-03-28 Micron Technology, Inc. Devices and methods including an etch stop protection material
US9784250B2 (en) * 2015-07-08 2017-10-10 Issa Saad Al Tamsheh Power generation apparatus and methods
KR102619875B1 (ko) * 2016-07-08 2024-01-03 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
US10068912B1 (en) 2017-06-05 2018-09-04 Cypress Semiconductor Corporation Method of reducing charge loss in non-volatile memories
US10680006B2 (en) 2017-08-11 2020-06-09 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US10446572B2 (en) 2017-08-11 2019-10-15 Micron Technology, Inc. Void formation for charge trap structures
US10453855B2 (en) 2017-08-11 2019-10-22 Micron Technology, Inc. Void formation in charge trap structures
US10164009B1 (en) 2017-08-11 2018-12-25 Micron Technology, Inc. Memory device including voids between control gates
US10964793B2 (en) * 2019-04-15 2021-03-30 Micron Technology, Inc. Assemblies which include ruthenium-containing conductive gates
US11158718B2 (en) 2019-04-15 2021-10-26 Micron Technology, Inc. Assemblies which include wordlines having a first metal-containing material at least partially surrounding a second metal-containing material and having different crystallinity than the second metal-containing material
KR102605706B1 (ko) * 2020-10-29 2023-11-23 한양대학교 산학협력단 테이퍼드 채널 효과를 완화하기 위한 3차원 플래시 메모리 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1720588A (zh) * 2002-10-28 2006-01-11 桑迪士克股份有限公司 每一存储单元电荷存储元件具有双重控制栅极的闪速存储单元阵列
US20080173928A1 (en) * 2006-12-21 2008-07-24 Fumitaka Arai Nonvolatile semiconductor memory and process of producing the same
US20090090965A1 (en) * 2007-10-05 2009-04-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20090108333A1 (en) * 2007-10-29 2009-04-30 Kabushiki Kasiha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4899241B2 (ja) 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US7365382B2 (en) * 2005-02-28 2008-04-29 Infineon Technologies Ag Semiconductor memory having charge trapping memory cells and fabrication method thereof
JP2007317874A (ja) * 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
KR100856165B1 (ko) * 2006-09-29 2008-09-03 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100829607B1 (ko) 2006-10-23 2008-05-14 삼성전자주식회사 전기적-기계적 비휘발성 메모리 장치 및 그 제조 방법
KR100771553B1 (ko) 2006-11-07 2007-10-31 주식회사 하이닉스반도체 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법
US7838920B2 (en) * 2006-12-04 2010-11-23 Micron Technology, Inc. Trench memory structures and operation
KR101033222B1 (ko) * 2007-06-29 2011-05-06 주식회사 하이닉스반도체 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법
JP5164520B2 (ja) 2007-10-19 2013-03-21 ルネサスエレクトロニクス株式会社 不揮発性半導体メモリ及びデータプログラム／消去方法
KR100963250B1 (ko) 2008-03-31 2010-06-10 코레스트 주식회사 슬러지와 미생물을 이용한 항균 시멘트 혼합제 및 그제조방법
US7910979B2 (en) * 2008-07-08 2011-03-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
KR101551901B1 (ko) * 2008-12-31 2015-09-09 삼성전자주식회사 반도체 기억 소자 및 그 형성 방법
US8258034B2 (en) 2009-08-26 2012-09-04 Micron Technology, Inc. Charge-trap based memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1720588A (zh) * 2002-10-28 2006-01-11 桑迪士克股份有限公司 每一存储单元电荷存储元件具有双重控制栅极的闪速存储单元阵列
US20080173928A1 (en) * 2006-12-21 2008-07-24 Fumitaka Arai Nonvolatile semiconductor memory and process of producing the same
US20090090965A1 (en) * 2007-10-05 2009-04-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same
US20090108333A1 (en) * 2007-10-29 2009-04-30 Kabushiki Kasiha Toshiba Non-volatile semiconductor storage device and method of manufacturing the same

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US8258034B2 (en) 2012-09-04
US20120319172A1 (en) 2012-12-20

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