JPH04245665A - 半導体集積回路構造 - Google Patents

半導体集積回路構造

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JPH04245665A
JPH04245665A JP25413191A JP25413191A JPH04245665A JP H04245665 A JPH04245665 A JP H04245665A JP 25413191 A JP25413191 A JP 25413191A JP 25413191 A JP25413191 A JP 25413191A JP H04245665 A JPH04245665 A JP H04245665A
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JP
Japan
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conductive
dielectric layer
integrated circuit
track
semiconductor integrated
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JP25413191A
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English (en)
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Peter Henry Saul
ピーター　ヘンリイ　ソール
Stephen James White
ステファン　ジェイムズ　ホワイト
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BAE Systems Electronics Ltd
Original Assignee
GEC Marconi Ltd
Marconi Co Ltd
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【技術分野】本発明は半導体集積回路構造に関する。
【０００２】
【従来技術及びその課題】集積回路チップのサイズがま
すます小さくなってきているが、これに従い相互連結キ
ャパシタンスが大きな問題になっている。より小形の装
置をより低い電流で使用することは即ちトラック駆動能
力がさらに制限を受けることを意味する。スケールダウ
ンに伴いトラック長さがより短くなると考えられるが、
技術が進歩するとともに、サイズがより大きく、またよ
り複雑なチップについては実際にはトラックが長くなっ
てきている。回路をスケールダウンするさいに通常おこ
なわれていることだが、トラック幅を狭めることはあま
り助けにならない。というのは、トラック間隔に対して
相応する厚みをもつ誘電体の場合、誘電体における“フ
リンジング・フィールド”が相互連結キャパシタンスの
主要源になるからである。これはトラックランに上下・
横方向に間隔がある場合に更に悪くなる。なぜなら、相
互連結キャパシタンスはトラック間では横方向にも、そ
して上下方向にも存在するからである。一般に、複雑な
デジタルチップには多数のトラックからなる多層バスを
使用するが、いずれも容量的にその直接隣接するトラッ
ク及びより離れているトラックに連結するものである。
【０００３】相互連結キャパシタンスの影響を抑えるた
めに考えられる解決策は誘電体を厚くすることであるが
、これは明らかに退行的な方法であり、スケールダウン
の条件には合わないものである。別な解決策は誘電体材
料の誘電率を下げることである。集積回路の製造に適す
る誘電体材料の誘電率は通常３．５〜４．０（例えばポ
リイミドはｅ＝３．５、そしてＳｉＯ２はｅ＝３．９）
である。樹脂（ｅ＝２．６）やテフロン（ｅ＝１．９）
などの誘電率の低い誘電体材料は現在のところ適性が証
明されておらず、従って普及していない。
【０００４】本発明の目的は相互連結キャパシタンスの
低い半導体集積回路チップを提供することにある。
【０００５】即ち、本発明は第１導電性領域、第１導電
性領域上に設けた誘電体層及び該誘電体層上に設けた導
電トラックからなる半導体集積回路構造において、該導
電トラックの少なくとも１縁部にそい、かつ該導電トラ
ックの下にある誘電体層部分に隣接する誘電体層の少な
くとも１部を取去って、該導電トラックと該第１導電性
領域との間の相互連結キャパシタンスを低下させたこと
を特徴とする半導体集積回路構造を提供するものである
。
【０００６】好ましい実施例では、該導電トラックの下
にある誘電体層部分も取去って、該相互連結キャパシタ
ンスをさらに低下させる。
【０００７】本発明を実施する場合、上記第１導電性領
域は半導体基体によって構成してもよく、あるいは、上
記誘電体層を付着する別な導電トラックによっても構成
してもよい。
【０００８】好ましくは、該誘電体層の取去る部分をエ
ッチングによって取去り、そしてエッチングにより取去
る該誘電体層部分を好ましくは該導電トラックによって
構成する。
【０００９】有利には、該導電トラックを金属蒸着層部
分として構成するが、この場合にはこの金属蒸着層を複
数の導電トラックを相互に実質的に隣接配置するととも
に、該トラック間の誘電体取去って、それら自体間の相
互連結キャパシタンス及び該導電トラックと該第１導電
性領域との間の相互連結キャパシタンスを減らす。
【００１０】また、複数の重ねた金属蒸着層をそれぞれ
誘電体層に分離してもよく、この場合にはそれぞれの該
金属蒸着層に応じて誘電体層それぞれの少なくとも１部
分を取去る。
【００１１】さらに、本発明は第１導電性領域を用意し
、第１導電性領域上に誘電体層を付着処理し、該誘電体
層上に導電トラックを付着処理し、そして該導電トラッ
クの少なくとも１縁部にそい、かつ該導電トラックの下
にある誘電体層部分に隣接する誘電体層の少なくとも１
部を取去って、該導電トラックと該第１導電性領域との
間の相互連結キャパシタンスを低下させる工程からなる
ことを特徴とする半導体集積回路構造の製造方法を提供
するものでもある。
【００１２】
【実施例】以下、本発明の例示的な実施例を添付図面に
ついて説明する。図１は従来例である半導体集積回路チ
ップの要部を示す横断面図である。図２は本発明による
半導体集積回路チップの要部を示す横断面図である。図
３は本発明実施例である、図２の半導体集積回路チップ
の改良形態を示す横断面図である。
【００１３】図１は従来例である半導体集積回路チップ
の要部を示す横断面図であり、このチップは通常の集積
回路技術を使用して、必要な回路動作に従って複数の受
動及び／又は能動デバイス（図示なし）を形成する半導
体基体１で構成する。基体１の表面２には基体１に能動
及び受動デバイスを形成するための３レベル深層（ｄｅ
ｅｐ）金属トラックシステムを形成する。このトラック
システムは第１誘電体層３からなり、この層に第１金属
蒸着層を形成し、これを公知方法で選択的にエッチング
して、２つの平行な導電トラック４、５を形成する。導
電トラック４、５上に第２誘電体層６を形成し、この上
に第２金属蒸着層を蒸着し、これを選択的にエッチング
してさらに２つの平行な導電トラック７、８を形成し、
これを導電トラック４、５のそれぞれに設ける。導電ト
ラック７、８の上に第３誘電体層９を設け、この上に第
３金属蒸着層９を形成し、これを選択的にエッチングし
てさらに２つの平行な導電トラック１０、１１を設け、
同様に導電トラック７、８上に設ける。例えば、これら
導電トラック４、５、７、８、１０、１１は基体１上に
相互連結バスを形成する。なお、複雑なデジタルチップ
の場合には、相互連結バスは図示のように、より多くの
導電トラックをこの上に及び／又はこれにそって設けて
構成すればよい。導電トラック１０及び１１上にはさら
に誘電体層１２を形成する。
【００１４】なお、図１の半導体集積回路チップは実際
のものに比例してはいない。例えば、基体１の厚みは３
００ミクロンで、導電トラックからなる相互連結バスは
１ミクロンオーダーであり、誘電体層６、９、１２は厚
みが１ミクロンで、これに応じたサイズ、間隔を導電ト
ラック４、５、７、８、１０、１１はもっている。
【００１５】図１に示すように、導電トラック４、５、
７、８、１０及び１１の隣接対間、及び導電トラック４
、５と基体１との間には、点線で示す垂直な力線１３及
び点線で示す水平な力線１４で表すように漂遊相互連結
キャパシタンスが存在する。この相互連結キャパシタン
スはまた導電トラックそれ自体の間に、そして導電トラ
ック４、５と基体１との間に存在するフリンジング・フ
ィールド１５によっても大きくなる。また、フィールド
・フィールド１５は水平フィールド１４とともに、さも
なければ存在するかもしれない漂遊キャパシタンスを倍
増以上にする。
【００１６】本発明が提案しようとすることは、フリン
ジング・フィールド１５及び水平フィールド１５が漂遊
キャパシタンスに与える影響を最小限に抑えることであ
り、これは図２に示すように、誘電体層３、６、９、１
２の一部をエッチングにより取去って、垂直構成の導電
トラック４、７、１０と５、８、１１との間にエア・ギ
ャップ１６を形成することによって達成できるものであ
る。このように構成すれば、たとえ導電トラック４、５
、７、８、１１の隣接対間に、そして導電トラック４、
５と基体１との間にフリンジング・フィールド１５及び
水平フィールド１４が存在していても、これらフィール
ドは誘電率ｅが誘電体層３、６、９、１２の３．５〜４
．０の範囲にある誘電率ｅに実質的に等しいエア内に存
在することになる。この結果、場合によっては２倍かそ
れ以上も漂遊キャパシタンスが低下することになる。な
お、導電トラック４、５、７、８、１０、１１自体を誘
電体層３、６、９、１２をエッチングするさいのマスク
として使用すると、エア・ギャップ１６を形成するのに
別なマスク層を使用する必要がなくなるので、いっそう
有利である。導電トラック１０、１１を形成する最後の
金属蒸着層が大きな被覆面積をもっている場合には、そ
の下の誘電体層をエッチングできるように被覆内にもギ
ャップを設ける必要がある。
【００１７】エア・ギャップ１６をエッチングした後な
らば、受動化層（図示なし）全体をチップに付着処理し
てもよい。ただし、この層の材質及び厚みについては、
ギャップ１６をバックフィルしないようなものにする必
要がある。この付着処理はプラズマ効果型ＣＶＤ法によ
ってもよく、また考えられる最終層はギャップ１６に流
入しない表面張力の高いプラスチック材料で構成しても
よい。
【００１８】図２には、導電トラック４、５、７、８、
１０、１１が相互連結バスの形をとる集積回路チップの
要部が図示されているが、フリンジング・フィールド及
び／又は水平フィールドが存在する誘電体層の少なくと
も一部を取去る方法は応用範囲がかなり広く、従って金
属蒸着層がひとつ以上備えたチップに使用することもで
きるし、またトラックバスがひとつの、あるいは多重化
されたチップに使用することが可能である。
【００１９】図３には、図２に示した集積回路チップの
ひとつの改良形を示す。即ち、誘電体層３、６、９、１
２をそれぞれ等方的にエッチングすることにより該層の
実際のトラック４、５、７、８、１０、１１の下にある
部分を１７で示すように取り去り、トラック間の誘電体
量を減らし、これによってこれらの間の漂遊キャパシタ
ンスをさらに減らすものである。
【００２０】なお、上記実施例では、機械的に安定なチ
ップ構造が得られるならば、等方性、異方性のいずれの
エッチング方法も使用できる。
【図面の簡単な説明】
【図１】従来例である半導体集積回路チップの要部を示
す横断面図である。
【図２】本発明による半導体集積回路チップの要部を示
す横断面図である。
【図３】本発明実施例である、図２の半導体集積回路チ
ップの改良形態を示す横断面図である。
【符号の説明】 １　　基体 ３　　誘電体層 ４、５　　導電トラック １６　　エア・ギャップ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　第１導電性領域、第１導電性領域上に
    設けた誘電体層及び該誘電体層上に設けた導電トラック
    からなる半導体集積回路構造において、該導電トラック
    の少なくとも１縁部にそい、かつ該導電トラックの下に
    ある誘電体層部分に隣接する誘電体層の少なくとも１部
    を取去って、該導電トラックと該第１導電性領域との間
    の相互連結キャパシタンスを低下させたことを特徴とす
    る半導体集積回路構造。
  2. 【請求項２】　　該導電トラックの下にある誘電体層部
    分も取去って、該相互連結キャパシタンスをさらに低下
    させたことを特徴とする請求項１に記載の構造。
  3. 【請求項３】　　第１導電性領域を用意し、第１導電性
    領域上に誘電体層を付着処理し、該誘電体層上に導電ト
    ラックを付着処理し、そして該導電トラックの少なくと
    も１縁部にそい、かつ該導電トラックの下にある誘電体
    層部分に隣接する誘電体層の少なくとも１部を取去って
    、該導電トラックと該第１導電性領域との間の相互連結
    キャパシタンスを低下させる工程からなることを特徴と
    する半導体集積回路構造の製造方法。
JP25413191A 1990-09-12 1991-09-06 半導体集積回路構造 Pending JPH04245665A (ja)

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GB9019982A GB2247986A (en) 1990-09-12 1990-09-12 Reducing interconnection capacitance in integrated circuits
GB9019982.9 1990-09-12

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ID=10682116

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EP (1) EP0475646A3 (ja)
JP (1) JPH04245665A (ja)
GB (1) GB2247986A (ja)

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GB9019982D0 (en) 1990-10-24
EP0475646A2 (en) 1992-03-18
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