KR20020025975A - 캐패시터 - Google Patents

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KR20020025975A
KR20020025975A KR1020027002050A KR20027002050A KR20020025975A KR 20020025975 A KR20020025975 A KR 20020025975A KR 1020027002050 A KR1020027002050 A KR 1020027002050A KR 20027002050 A KR20027002050 A KR 20027002050A KR 20020025975 A KR20020025975 A KR 20020025975A
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capacitor
conductor
conductor level
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electrically conductive
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KR1020027002050A
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Inventor
소블라티티르다드
바튤야빅크람
Original Assignee
롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract

본 발명은 캐패시터의 평판을 형성하는 전기적 도전성 필라의 어레이를 가지는 캐패시터 구조물, 특히 깊은 서브마이크론 CMOS에서 이용되는 캐패시터 구조물에 관한 것이다. 각각의 필라는 전기적 도전성 비아에 의해서 전기적으로 접속된 적어도 2개의 상이한 도전체 레벨로부터의 전기적 도전성 라인 세그먼트에 의해서 형성된다. 유전성 재료가 2개의 도전체 레벨과 어레이의 필라 사이에 위치한다. 필라는 반대의 노드에 교번하는 방식으로 전기적으로 접속되어 필라는 전기적으로 인터디지트된다.

Description

캐패시터{MULTILAYER PILLAR ARRAY CAPACITOR STRUCTURE FOR DEEP SUB-MICRON CMOS}
통상적인 깊은 서브마이크론 CMOS용 캐패시터 구조물은 전형적으로 얇은 유전층에 의해서 격리되는 2개의 편평한 평행 평판으로 구성된다. 이들 평판들은 금속 또는 폴리실리콘과 같은 도전성 재료의 층들에 의해서 형성된다. 이 캐패시터 구조물은 통상적으로 하부의 유전층에 의해서 기판으로부터 격리된다. 이들 구조물의 높은 캐패시턴스 밀도를 획득하기 위하여, 추가적인 평판이 제공된다. 도 1은 깊은 서브마이크론 CMOS에서의 통상적인 다층 평행 평판 캐패시터 구조물(10)을 도시한다. 이 캐패시터 구조물(10)은 유전층(13)에 의해서 격리되는 전기적 도전성 라인들(12)의 수직 스택(a vertical stack)을 포함한다. 도전성 라인(12) 및 유전층(13)은 반도체 기판(11) 위에 구성된다. 도전성 라인(12)은 평판 또는 캐패시터(10)의 전극을 형성한다. 평판들(12)은 모든 "A" 평판은 제 1 극성을 가지며, 모든 "B" 평판은 제 1 극성과는 반대되는 제 2 극성을 가지도록 교번하는 방식으로 함께 전기적으로 접속된다.
평행 평판 캐패시터 구조물과 관련된 주된 제한은 CMOS 프로세스에서의 기하구조가 스케일 다운(scale down)되어도 평판들간의 최소 거리가 변경되지 않는다는 점이다. 따라서, 캐패시턴스 밀도에 있어서의 이득은 이러한 스케일 다운 동안 구현되지 않는다.
이중 폴리실리콘 캐패시터 및 게이트 산화물 캐패시터와 같은 높은 캐패시턴스 밀도를 가지는 다양한 다른 캐패시터 구조물이 본 기술 분야에 공지되어 있다. 그러나, 이중 폴리실리콘 캐패시터는 깊은 서브마이크론 CMOS 프로세스에 이용되지 않는다. 게이트 산화물 캐패시터는 통상적으로 깊은 서브마이크론 CMOS 프로세스에서는 이용되지 않는데, 이는 게이트 산화물 캐패시터가 생산 및 신뢰도 문제점을 야기하는 넓은 게이트 영역을 가지며, 전압에 따라 변화하는 캐패시턴스를 생성하며, 게이트 산화물을 항복(breakdown)시킬 수 있는 높은 전압을 겪을 수도 있기 때문이다.
동적 랜덤 액세스 메모리용(DRAM) 트렌치 캐패시터 구조물은 매우 높은 캐패시턴스 밀도를 가진다. 이러한 캐패시터는 기판 내에 트렌치를 에칭하고 이 트렌치를 도전성 및 유전성 재료로 충진하여 수직 캐패시턴스 구조를 형성함으로써 형성된다. 그러나, 트렌치 캐패시터는 제조하기에 비용이 많이 드는데, 이는 에칭 및 트렌치 충진 프로세스를 추가하기 때문이다.
인터디지트형 캐패시터 구조물(interdigitated capacitor structures)은 마이크로웨이브 응용에서 이용된다. 이들 캐패시터는 밀접하게 위치한, 도전성 라인 사이에 가장자리 및 교차 캐패시턴스(fringing and cross-over capacitance)를 생성하여 캐패시턴스를 획득하는 인터디지트형 도전성 라인 구조물을 가진다. 그러나, 인터디지트형 캐패시터에 의해서 생성되는 교차 캐패시턴스는 단일 도전체 레벨에 한정된다.
발명의 개요
따라서, 반도체 프로세스 기하구조의 감소에 따라 증가되는 높은 캐패시턴스 밀도를 가지는 깊은 서브마이크론 CMOS 구조물에 대한 향상된 캐패시터 구조물에 대한 요구가 존재하게 된다.
캐패시터 구조물, 특히 깊은 서브마이크론 CMOS에서 이용하기 위한 캐패시터 구조물은 패캐시터의 평판을 형성하는 전기적 도전성 필라들의 어레이를 포함한다. 각각의 필라는 전기적 도전성 비아에 의해서 전기적으로 접속된 적어도 2개의 상이한 도전체 레벨로부터의 전기적 도전성 라인 세그먼트에 의해서 형성된다. 유전체 재료가 2개의 도전체 레벨과 어레이의 필라 사이에 위치한다. 필라는 반대의 노드에 교번하는 방식으로 전기적으로 접속되어 필라는 전기적으로 인터디지트된다(interdigitated).
본 발명의 장점, 특성 및 다양한 추가적인 특징이 첨부 도면과 관련하여 상세히 기술될 예시적인 실시예를 통하여 명확해질 것이다.
본 발명은 금속 산화물 반도체(MOS)용 캐패시터 구조물에 관한 것으로, 특히 깊은 서브마이크론 상보형 MOS(CMOS)용 다층 필라 어레이 캐패시터 구조물(a multilayer pillar array capacitor structure)에 관한 것이다.
도 1은 깊은 서브마이크론 CMOS에서의 통상적인 평행 평판 캐패시터 구조물의 측입면도,
도 2는 본 발명의 실시예에 따른 다층 필라 어레이(MLPA) 캐패시터 구조물의 투시도,
도 3은 도 2의 MLPA 캐패시터 구조물의 측입면도,
도 4는 도 2의 라인 4-4를 통한 MLPA 캐패시터 구조물의 단면도,
도 5는 도전상 라인 세그먼트를 나타내는 도 2의 MLPA 캐패시터 구조물내의 도전체 레벨 중 하나의 평면도,
도 6은 제 2 실시에에 따른 MLPA 캐패시터 구조물의 투시도,
도 7은 도 6의 MLPA 캐패시터 구조물의 측입면도,
도 8은 도 7의 라인 8-8을 통한 MLPA 캐패시터 구조물의 단면도,
도 9는 통상적인 평행 평판 캐패시터 구조물과 결합된 본 발명의 제 2 실시예에 따른 MLPA 캐패시터 구조물의 측입면도.
도면은 본 발명의 개념을 설명하기 위한 것이며, 실제 축적대로 나타나지 않았음을 이해하여야 한다.
도 2 내지 도 4는 본 발명의 제 1 실시예에 따른 깊은 서브 마이크론 CMOS에서의 다층 필라 어레이(a multilayer pillar array(MLPA)) 캐패시터 구조물(20)을집합적으로 도시한다. MLPA 캐패시터 구조물(20)은 전기적 도전성의 상부 및 하부 평행 인라인 어레이(inline array)인 수평 라인(23,24) 사이에 끼워진, 꽉 채워진 2방향의 전기적 도전성의 평행 어레이인 수직 필라(vertical pillars)(22)를 포함한다. 수직 필라(22) 및 수평 필라(23,24)는 MLPA 캐패시터(20)의 전극으로서 동작한다. 수직 필라(22)는 서로간에 "교차(cross-over)" 타입 캐패시턴스 Cc를 생성하며, 수평 라인(23,24)과는 "평행 평판(parallel plate)" 타입 캐패시턴스 Cp를 생성한다. 수직 필라(22) 및 평행 평판(23,24)은 멀티 도전체 레벨 프로세스(a multiple conductor level process)로 반도체 재료의 기판(21) 위에 구성된다(5개의 전기적 도전성 레벨 L1 내지 L5는 단지 설명을 위하여 도시되었음). 제 1 도전체 레벨 L1은 전기적 도전성 수평 라인(24)의 하부 평행 어레이(bottom parallel array)를 규정하며, 제 5 도전체 레벨 L5는 전기적 도전성 수평 라인의 상부 평행 어레이(top parallel array)를 규정한다. 하부 어레이의 라인(24)은 ABABA의 패턴으로 교번하는 극성을 가지며, 상부 어레이의 라인(23)은 BABAB의 패턴으로 교번하는 극성을 가진다. 각각의 제 2, 제 3 및 제 4 도전체 레벨 L2 내지 L4는 전기적 도전성 수평 라인 세그먼트(25,26,27)의 평행 어레이를 규정한다. 제 1 유전층(28)은 기판(21)과 제 1 도전체 레벨 L1 사이의 공간을 충진하며, 제 2 유전층(29)은 제 1 도전체 레벨 L1과 제 2 도전체 레벨 L2 사이의 공간을 충진하며, 제 3 유전층은 제 2 도전체 레벨 L2와 제 3 도전체 레벨 L3 사이의 공간 및 제 2 도전체 레벨 L2의 라인 세그먼트(line segment)(25)를 충진하며, 제 4 유전층(31)은 제3 도전체 레벨 L3과 제 4 도전체 레벨 L4 사이의 공간 및 제 3 도전체 레벨 L3의 라인 세그먼트(26)를 충진하며, 제 5 유전층(32)은 제 4 도전체 레벨 L4 및 제 5 도전체 레벨 L5 사이의 공간 및 제 4 도전체 레벨 L4의 라인 세그먼트(27)를 충진한다.
도 3에 잘 나타난 바와 같이, 도전성 라인(23,24) 및 도전성 라인 세그먼트(25-27)는 열(row) R1 내지 R5내에 수직으로 정렬된다. 각각의 수직 열내의 도전성 라인 세그먼트(25-27)는 제 3 및 제 4 유전층(30,31)을 통하여 수직으로 연장하는 전기적 도전성 비아(33,35)에 의해서 전기적으로 상호 접속된다. 도전성 라인 세그먼트(25-27) 및 비아(33,35)의 수직 열 R1 내지 R5는 수직 필라(22)를 형성한다.
도 5에 도시된 바와 같이, 필라(22)는 X 방향 및 Y 방향 모두에서 전기적으로 인터디지트화되어(interdigitated) 그 사이의 교차 캐패시턴스 Cc를 최대화한다. 이것은 도 2 내지 도 4에 도시된 바와 같이 문자 "A"에 의해서 표시된 필라(22)를 제 2 및 제 5 유전층(29,32)을 통하여 연장하는 전기적 도전성 비아(37)의 제 1 그룹을 가지고 제 1 도전체 레벨 L1 및 제 5 도전체 레벨 L5내의 상부 및 하부 "A" 라인(23,24)(캐패시터(20)의 노드(node) A)에 전기적으로 접속함으로써 획득된다. 문자 "B"로 표시된 필라(22)는 제 2 및 제 5 유전층(29,32)을 통하여 또한 연장하는 전기적 도전성 비아(38)의 제 2 그룹을 가지고 제 1 도전체 레벨 L1 및 제 5 도전체 레벨 L5내의 상부 및 하부 "B" 라인(23,24)(캐패시터(20)의 노드 B)에 전기적으로 접속된다.
MLPA 캐패시터(20)에 의해서 생성되는 전체 캐패시턴스 CTOTAL는와 같은데, 여기서 Cc는 횡으로(laterally) 인접한 라인 세그먼트들간의 교차 캐패시턴스를 나타내며, Cv는 횡으로 인접한 비아들간의 교차 캐패시턴스를 나타내며, Cp는 수직으로 인집한 라인 세그먼트와 라인 사이의 평행 평판 캐패시턴스를 나타낸다. 따라서, 본 발명의 MLPA 캐패시터(20)는 도전성 라인 세그먼트(25-27)와 비아(33,35) 사이에서 생성되는 교차 캐패시턴스를 광범위하게 이용한다.
현재 기술 수준의 깊은 서브 마이크론 CMOS 기술에서, 약 0.5 이하의 도전성 라인 간격이 통상적이다. 따라서, MLPA 캐패시터(20)내의 수직 필라(22)들간의 최소 거리는 전형적으로 0.5 마이크론 이하이다. 통상적인 병렬 평판 캐패시터를 이용하여 얻을 수 있는 것과 비교하면, 캐패시터(20)의 필라(22)들간의 서브 마이크론 간격은 자신의 캐패시턴스 밀도를 증가시킨다.
캐패시턴스 밀도 및 캐패시턴스의 향상은 도 1에 도시된 바와 유사한, 5개의 레벨로 구성되며 16 마이크론 ×16 마이크론(캐패시터 근방의 비아는 포함하지 않음)의 치수를 가지는 통상적인 다층 평행 평판 캐패시터로부터 얻어진 캐패시턴스 값을 도 2 내지 도 4에 도시된 것과 유사한, 5개의 도전체 레벨로 구성되며 16 마이크론 ×16 마이크론(최소 크기의 비아를 이용함)의 치수를 가지는 MLPA 캐패시터와 비교함으로써 알 수 있다. 양 캐패시터 모두는 0.25 마이크론 CMOS 프로세스로구성되었다. 얻어진 병렬 평판 캐패시턴스 및 평행 평판 캐패시터(40)(의 캐패시턴스 밀도는 각기 46.6fF 및 0.18fF/마이크론2이며, 교차 캐패시턴스와 평행 평판 캐패시턴스의 합(비아의 캐패시턴스 Cv는 얻어질 수 없음) 및 캐패시턴스 밀도는 각기 144fF 및 0.56fF/마이크론2이다. 비아의 캐패시턴스 Cv가 얻어질 수 없으므로, 실제로는 MLPA의 진정한 캐패시턴스 값은 얻어진 값보다 더 클 수 있다.
반도체 프로세스 기술에서의 기하 구조가 축소되고 스케일이 작아짐에 따라, 본 발명의 MLPA의 캐패시턴스 밀도는 증가할 것이다. 이것은 도전성 라인(23,24)와 라인 세그먼트(25-27)의 최소폭 Mw, 라인 세그먼트를 접속하는 비아(33,35)들간의 최소 거리 및 본 발명의 MLPA 캐패시터의 수직 필라(22)들 간의 최소 거리 Md가 바람직하게 감소할 것이기 때문이다. 도전체 및 유전체 레벨의 높이 또는 두께가 스케일 다운(scale down)되지 않기 때문에, 이러한 캐패시턴스 밀도 증가는 통상적인 다층 병렬 평행 평판 캐패시터에서는 가능하지 않다. 따라서, 통상적인 평행 평판 캐패시터에서의 평판들간의 거리는 약 1 마이크론 정도로 남을 것이다.
도 6 내지 도 8은 본 발명의 제 2 실시예에 따른 MLPA 캐패시터 구조물(40)을 도시하는데, 여기서 동일한 요소들은 동일한 부소에 의해서 식별된다. 본 실시예에서, 이전 실시예에서 기술된 것처럼 수직 필라(22)는 반대 극성인 상부 및 하부 전기적 도전성 수평 평판(43,44) 사이에 존재한다. 또한, 본 발명의 제 2 실시예에서의 필라(22)는 X 방향 및 Y 방향 모두로 전기적으로 인터디지트되어 그 사이의 교차 캐패시턴스 Cc를 최대화한다. 이것은 제 2 실시예에서 문자 "A"에 의해서 표시된 필라(22)를 제 2 유전층(29)을 통하여 연장하는 전기적 도전성 비아(47)의 제 1 그룹으로 제 1 도전체 레벨 L1내의 하부 평판(44)(캐패시터(40)의 노드 A)에 전기적으로 접속함으로써 획득된다. 문자 "B"에 의해서 표시된 필라(22)는 제 5 유전층(32)을 통하여 연장하는 전기적 도전성 비아(48)의 제 2 그룹으로 제 5 도전체 레벨내의 상부 평판(43)(캐패시터(20)의 노드 B)에 전기적으로 접속된다.
또한, 제 2 실시예의 MLPA 캐패시터 구조물(40)은 통상적인 다층 평행 평판 캐패시터의 캐패시터 밀도 및 캐패시턴스에 대하여 향상된 캐패시터 밀도 및 캐패시턴스를 제공하며, 이들 개선점들은 제 1 실시예의 MLPA 캐패시터에서의 개선점 보다 다소 작은데, 이것은 제 2 실시예에서는 L1 및 L5에서의 교차 캐패시턴스를 이용하지 않기 때문이다. 5개의 도전체 레벨을 가지는 0.25 마이크론 CMOS 프로세스로 구성되며, 16 마이크론 ×16 마이크론의 치수를 가지는(최소화된 크기의 비아를 이용함) 도 6 내지 도 8에 도시된 것과 유사한 MLPA 캐패시터는 각기 126fF 및 .49fF/마이크론2의 캐패시턴스 및 캐패시턴스 밀도(비아의 캐패시턴스 Cv는 얻을 수 없음)를 가진다.
도 9에 도시된 바와 같이, 본 발명의 제 2 실시예의 MLPA 캐패시터(40)는 추가적인 도전체 레벨이 이용가능할 경우에 통상적인 평행 평판 캐패시터(50)와 결합될 수 있다. 평행 평판 캐패시터(50)는 제 6 도전체 레벨 L6 내의 제 3 수평 평판 및 제 5 도전체 레벨 L5 및 제 6 도전체 레벨 L6사이에 위치한 제 6의 유전층(52)에 의해서 형성된다.
비아를 제조하는 제조 기술에 따라, 몇몇 실시예에서의 MLPA 캐패시터 구조물의 필라 어레이는 도면에 도시된 바와 같이 제 5 도전체 레벨 L5까지 연장하지 않을 수도 있으며, 예를 들면 단지 제 4 도전체 레벨 L4까지만 연장할 수도 있다. 이것은 제 1, 제 2, 제 3 및 제 4 도전체 레벨 L1 내지 L4를 접속하는 비아의 최소 치수가 제 4 도전체 레벨 L4 및 제 5 도전체 레벨 L5를 접속하는 비아의 최소 치수보다 작은 경우에 발생할 수 있다. 이러한 실시예에서, 제 5 도전체 레벨 L5는 도 9에 도시된 실시예의 제 6 레벨에 이용되는 평판과 유사한 수평 평판을 포함할 수 있다. 제 5 도전체 레벨 L5내의 수평 평판은 전체 캐패시터 구조물의 전체 캐패시턴스를 증가시키는 MLPA 캐패시터 구조물의 최상부의 도전체 레벨(제 4 도전체 레벨 L4)과 함께 평행 평판 타입의 캐패시턴스를 생성하도록 전기적으로 말단을 이룰 수 있다.
본 발명의 MLPA 캐패시터 구조물은 전형적으로 깊은 서브마이크론 CMOS 처리를 이용하여 실리콘으로 제조된다. 본 발명의 MLPA 캐패시터 구조물은 통상적인 깊은 서브마이크론 처리를 이용하여 갈륨 비소(gallium arsenide) 또는 다른 적절한 반도체 시스템에서 제조될 수도 있다. 깊은 서브마이크론 CMOS 처리를 이용한 실리콘으로의 제조는 통상적으로 실리콘 이산화물의 제 1 층을 실리콘 반도체 기판의 선택된 부분 상에 성장시키거나, 또는 증착하여 제 1 유전층을 형성하는 단계를 포함한다. 실리콘이산화물 층은 약 1 마이크론의 범위의 두께를 가진다. 알루미늄과 같은 금속의 제 1 층 또는 도전성이 매우 강한 폴리실리콘이 실리콘 이산화물의 제 1 유전층상에 증착된다. 그런 다음, 이러한 금속층은 잘 알려진 마스킹(masking) 및 건식 에칭 기술을 이용하여 제 1 실시예의 도전성 라인 내에 규정되어 제 1 도전성 레벨을 형성한다. 제 2 실시예의 MLPA 캐패시터 구조물의 제조시에, 이러한 단계는 도전성 라인보다는 평판을 형성한다. 상기 언급된 바와 같이, 도전성 라인( 및 라인 세그먼트)의 폭 및 간격은 프로세스의 최소 치수에 세팅되어 구조물의 캐패시턴스를 향상시킨다. 즉, 라인 및 라인들간의 간격을 가능한 협소하게 한다.
그런 다음, 실리콘 이산화물의 제 2 층이 도전성 라인 또는 평판 위에 성장되거나 증착되어 제 2 유전층을 형성한다. 실리콘 이산화물의 제 2 유전층의 두께는 약 1 마이크론의 범위를 가진다. 제 1 도전체 레벨 아래로 연장하는 다수의 홀(hole)은 실리콘 이산화물의 제 2 유전층 내에 규정되며, 통상적인 비아 제조 기술을 이용하여 금속 또는 폴리실리콘으로 충진되어 제 2 유전층내에 수직으로 연장하는 비아를 형성한다. 알루미늄 또는 폴리실리콘과 같은 제 2의 금속층은 실리콘 이산화물의 제 2 유전층상에 증착되며, 그런 다음 제 2 도전체 레벨의 도전성 라인 세그먼트 내에 규정된다. 남은 유전층, 비아, 도전체 레벨 및 도전성 라인과 라인 세그먼트는 상기 기술된 바와 동일한 방식으로 제조된다.
본 기술 분야의 당업자는 실리콘 이산화물(실리콘 시스템) 또는 실리콘 질화물(갈륨 비소 시스템)을 대신하여 특별한 유전 재료를 이용하여 유전층을 형성할 수 있음을 인식할 것이다. 예를 들면, PLZT(란탄 변형 리드 지르코네이트 탄탈레이트(lanthanum-modified lead zirconate tantalate))와 같은 강유전성 세라믹이유전층을 형성하는 데에 이용될 수 있다. 실리콘 이산화물의 유전 상수인 3.9와는 대조적으로, PLZT는 약 4,700의 유전 상수를 가지므로 PLZT 층의 이용은 캐패시턴스를 상당히 향상시킨다.
본 기술 분야의 당업자는 본 발명의 MLPA 캐패시터 구조물이 RF, 아날로그 및 디지털 응용과 같은 많은 응용에서 유용할 수 있음을 또한 인식할 것이다. RF 회로 응용은 정합을 위하여 캐패시터를 이용한다. 단위 영역당 캐패시턴스가 커지면 커질수록, 면적이 작아지고, 비용이 저렴해진다. 아날로그 회로 응용에서, 바람직하지 않은 잡음이 보다 큰 캐패시터(KT/C)를 이용함으로써 종종 감소될 수 있다. 디지털 회로 응용에 있어서는 종종 큰 디커플링 캐패시턴스가 매우 중요하며, 본 발명의 캐패시터 구조물이 용이하게 제공될 수 있다. 본 발명의 캐패시터 구조물은 레이아웃 생성을 위한 표준 p셀(pcell)로 용이하게 프로그램되는 데에 이용될 수 있다.
본 발명이 상기 실시예를 참조하여 기술되었지만, 본 발명의 사상을 벗어나지 않고서 추가적인 변형 및 변경이 이루어질 수 있다. 따라서, 이러한 모든 변형 및 변경은 첨부된 청구항의 범위 내에 속하는 것으로 여겨질 수 있다.

Claims (11)

  1. 캐패시터에 있어서,
    전기적 도전성 필라(22)- 상기 각각의 필라(22)는 전기적 도전성 비아(33)에 의해서 전기적으로 접속되는 적어도 2개의 상이한 도전체 레벨로부터의 전기적 도전성 라인 세그먼트(25,26)를 포함함-의 어레이와,
    상기 2개의 도전체 레벨과 상기 어레이의 필라(22) 사이에 위치한 유전성 재료(30)- 상기 비아(33)는 상기 유전성 재료(30)를 통하여 연장됨 -를 포함하되,
    상기 필라(22)는 반대의 전기적 극성의 노드에 교번하는 방식으로 전기적으로 접속되어 상기 필라(22)는 전기적으로 인터디지트되며, 캐패시터 평판으로 동작하는 캐패시터(20,40).
  2. 제 1 항에 있어서,
    상기 필라 어레이(22)위에 위치한 전기적 도전성 라인(23)의 제 1 어레이를 포함하는 제 3 도전체 레벨- 상기 제 3 도전체 레벨의 라인(23)은 교번하는 상기 필라(22)중 하나를 반대의 전기적 극성의 노드에 전기적으로 접속함 -과,
    상기 필라 어레이(22) 아래에 위치한 전기적 도전성 라인(24)의 제 2 어레이를 포함하는 제 4 도전체 레벨- 상기 제 4 도전체 레벨의 라인(24)은 잔여 필라(22)를 반대의 전기적 극성의 노드에 접속함 -을 더 포함하는 캐패시터(20).
  3. 제 2 항에 있어서,
    상기 제 3 도전체 레벨의 라인(23)은 교번하는 극성을 가지고, 상기 제 4 도전체 레벨의 라인(24)도 교번하는 극성을 가지며, 상기 제 3 도전체 레벨의 라인(23)의 극성은 상기 제 4 도전체 레벨내의 상응하는 극성에 반대되는 캐패시터(20).
  4. 제 1 항에 있어서,
    상기 필라 어레이(22)위에 위치한 전기적 도전성 평판(43)을 가지는 제 3 도전체 레벨- 상기 제 3 도전체 레벨의 평판(43)은 교번하는 상기 필라(22)중 하나를 상기 노드 중 하나에 전기적으로 접속함 -과,
    상기 필라 어레이(22) 아래에 위치한 전기적 도전성 평판(44)을 가지는 제 4 도전체 레벨- 상기 제 4 도전체 레벨의 평판(44)은 상기 잔여 필라(22)를 다른 노드에 전기적으로 접속함 -을 더 포함하는 캐패시터(40).
  5. 제 4 항에 있어서,
    적어도 상기 제 3 및 제 4 도전체 레벨의 평판(43,44)에 인접하고 평행하여 위치한 전기적 도전성 평판(51)을 가지는 제 5 도전체 레벨- 상기 제 5 도전체 레벨의 평판은 상기 제 3 및 제 4 도전체 레벨 중 하나의 평판(43,44)의 전기적 극성에 반대됨 -을 더 포함하는 캐패시터(40).
  6. 제 1 항에 있어서,
    상기 필라 어레이(22)는 2개의 방향으로 연장하는 캐패시터(20,40).
  7. 제 1 항에 있어서,
    상기 캐패시터(20,40)는 기판(21)위에 구성되는 캐패시터(20,40).
  8. 제 7 항에 있어서,
    상기 기판(21)은 반도체 재료로 만들어지는 캐패시터(20,40).
  9. 제 1 항에 있어서,
    상기 캐패시터(20,40)는 서브마이크론 MOS 구조물을 포함하는 캐패시터(20,40).
  10. 제 1 항에 있어서,
    상기 캐패시터(20,40)는 서브마이크론 CMOS 구조물을 포함하는 캐패시터(20,40).
  11. 제 1 항에 있어서,
    상기 도전성 라인 세그먼트(25,26)는 금속 재료 및 도전성 반도체 재료 중 하나로부터 만들어지는 캐패시터(20,40).
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