KR100775107B1 - 커패시터 구조물 및 이의 제조 방법 - Google Patents

커패시터 구조물 및 이의 제조 방법 Download PDF

Info

Publication number
KR100775107B1
KR100775107B1 KR1020060116352A KR20060116352A KR100775107B1 KR 100775107 B1 KR100775107 B1 KR 100775107B1 KR 1020060116352 A KR1020060116352 A KR 1020060116352A KR 20060116352 A KR20060116352 A KR 20060116352A KR 100775107 B1 KR100775107 B1 KR 100775107B1
Authority
KR
South Korea
Prior art keywords
conductive patterns
conductive
patterns
interlayer insulating
electrically connected
Prior art date
Application number
KR1020060116352A
Other languages
English (en)
Inventor
이근봉
김중현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060116352A priority Critical patent/KR100775107B1/ko
Application granted granted Critical
Publication of KR100775107B1 publication Critical patent/KR100775107B1/ko
Priority to US11/983,991 priority patent/US7778008B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making
    • Y10T29/435—Solid dielectric type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

커패시터 구조물 및 이의 제조 방법에서, 제1 방향으로 연장하고 상기 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격하도록 교호적으로 배열되는 제1 및 2 도전성 패턴들을 절연막 상에 형성한다. 층간 절연막을 상기 제1 및 2 도전성 패턴들을 도포하도록 절연막 상에 형성한다. 제1 방향과 0°를 초과하고 90°미만인 각을 이루는 제3 방향으로 연장하고 제3 방향과 실질적으로 수직하는 제4 방향으로 서로 이격하도록 교호적으로 배열되는 제3 및 4 도전성 패턴들을 층간 절연막 상에 형성한다. 본 발명에 따르면 제1 도전성 패턴과 제4 도전성 패턴이 오버랩 되는 부분 및 제2 도전성 패턴과 제3 도전성 패턴이 오버랩 되는 부분의 면적이 증가한다. 따라서 커패시터의 정전 용량을 증가시킬 수 있다.

Description

커패시터 구조물 및 이의 제조 방법{Capacitor structure and Method of manufacturing the same}
도 1은 종래의 커패시터 구조물을 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 커패시터 구조물을 나타내는 사시도이다.
도 3은 도 2의 커패시터 구조물에서 절연성 부분들을 제외한 나머지 부분들만을 도시한 사시도이다.
도 4 내지 10은 도 2 및 3에 도시된 커패시터를 제조하는 방법을 설명하기 위한 평면도들이다.
도 7은 도 6의 "A" 부분의 확대도이다.
도 10은 도 9의 "B" 부분의 확대도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1a : 제1 도전성 라인 1b : 제2 도전성 라인
5 : 절연막 10a : 제1 도전성 패턴
10b : 제2 도전성 패턴 15 : 제1 층간 절연막
16a : 제1 콘택 16b : 제2 콘택
20a : 제3 도전성 패턴 20b : 제4 도전성 패턴
25 : 제2 층간 절연막 26a : 제3 콘택
26b : 제4 콘택 30a : 제5 도전성 패턴
30b : 제6 도전성 패턴
본 발명은 커패시터 구조물에 관한 것으로서, 보다 상세하게는 전하를 저장할 수 있는 커패시터 구조물에 관한 것이다.
도 1은 종래의 커패시터 구조물을 나타내는 사시도이다. 도 1에서는 설명의 편의상 커패시터 구조물에서 절연성 부분들을 제외한 나머지 부분들만을 도시하였다. 즉, 도 1에서는 커패시터 구조물의 도전성 부분들만을 도시하였다.
도 1을 참조하면, 종래의 커패시터 구조물은 제1 도전성 패턴(1a)들, 제2 도전성 패턴(1b)들, 제1 콘택(3a)들, 제2 콘택(3b)들, 제3 도전성 패턴(2a)들, 제4 도전성 패턴(2b)들, 제3 콘택(4a)들 및 제4 콘택(4b)들을 포함한다.
제1 도전성 패턴(1a)들 및 제2 도전성 패턴(1b)들은 제1 방향을 따라 연장한다. 제1 도전성 패턴(1a)들 및 제2 도전성 패턴(1b)들은 제1 방향과 실질적으로 수직하는 제2 방향을 따라 서로 이격하도록 교호적으로 배열된다.
제1 도전성 패턴(1a)들은 수직적으로 반복 적층된다. 그리고 제1 도전성 패턴(1a)들은 제1 콘택(3a)들에 의해서 수직적으로 연결된다. 제2 도전성 패턴(1b) 들은 수직적으로 반복 적층된다. 그리고 제2 도전성 패턴(1b)들은 제2 콘택(3b)들에 의해서 수직적으로 연결된다.
제1 도전성 패턴(1a)들 및 제2 도전성 패턴(1b)들의 위쪽으로 제3 도전성 패턴(2a) 및 제4 도전성 패턴(2b)들이 위치한다. 제3 도전성 패턴(2a)들 및 제4 도전성 패턴(2b)들은 상기 제1 방향과 실질적으로 수직인 제2 방향을 따라 연장한다. 또한, 제3 도전성 패턴(2a)들 및 제4 도전성 패턴(2b)들은 제1 방향을 따라 서로 이격하도록 교호적으로 배열된다.
제3 도전성 패턴(2a)들은 제3 콘택(4a)들에 의해서 수직적으로 연결된다. 또한 제4 도전성 패턴(2b)들은 제4 콘택(4b)들에 의해서 수직적으로 연결된다. 결과적으로 제1 도전성 패턴(1a)들, 제1 콘택(3a)들, 제3 도전성 패턴(2a)들 및 제3 콘택(4a)들은 제1 전기적 그룹을 형성한다. 또한, 제2 도전성 패턴(1b)들, 제2 콘택(3b)들, 제4 도전성 패턴(2b)들 및 제4 콘택(4b)들은 제1 전기적 그룹과 절연되는 제2 전기적 그룹을 형성한다.
제1 전기적 그룹과 제2 전기적 그룹이 서로 전기적으로 절연되기 때문에 종래의 커패시터 구조물은 제1 커패시터, 제2 커패시터, 제3 커패시터 및 제4 커패시터를 갖는다. 제1 커패시터는 제1 도전성 패턴(1a) 및 제2 도전성 패턴(1b)의 사이에서 수평적으로 형성된다. 제2 커패시터는 제3 도전성 패턴(2a) 및 제4 도전성 패턴(2b) 사이에서 수평적으로 형성된다. 제3 커패시터는 제1 도전성 패턴(1a) 및 제4 도전성 패턴(2b) 사이에서 수직적으로 형성된다. 제4 커패시터는 제2 도전성 패턴(1b) 및 제3 도전성 패턴(2a) 사이에서 수직적으로 형성된다.
상술한 바와 같이 제1 도전성 패턴(1a) 및 제2 도전성 패턴(1b)이 연장하는 제1 방향은 제3 도전성 패턴(2a) 및 제4 도전성 패턴(2b)이 연장하는 제2 방향과 실질적인 수직을 이룬다.
따라서 제1 도전성 패턴(1a)과 제4 도전성 패턴(2b)이 오버랩되는 부분 및 제2 도전성 패턴(1b)과 제4 도전성 패턴(2a)이 오버랩되는 부분은 실질적으로 직사각형 또는 정사각형의 형상들을 갖는다.
제3 및 4 커패시터들의 정전 용량들은 상기 오버랩 되는 부분의 면적에 실질적으로 비례한다. 따라서 상술한 바와 같이 오버랩 되는 부분이 직사각형 또는 정사각형이기 때문에 제3 및 4 커패시터들의 정전 용량들이 감소된다는 문제점이 있었다.
또한, 제1, 2, 3 및 4 도전성 패턴들이 수직적으로 반복 적층될 때 제1, 2, 3 및 4 도전성 패턴들은 회전되지 않는다. 따라서 제3 및 4 커패시터들의 개수가 적다는 문제점이 있었다.
본 발명의 제1 목적은 실질적으로 높은 정전 용량을 갖는 커패시터들을 상대적으로 많이 포함하는 커패시터 구조물을 제공하는 것이다.
본 발명의 제2 목적은 상술한 커패시터 구조물을 제조하는 방법을 제공하는 것이다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 커패시터 구 조물은 절연막, 제1 도전성 패턴들, 제2 도전성 패턴들, 층간 절연막, 제3 도전성 패턴들 및 제4 도전성 패턴들을 포함한다. 제1 및 2 도전성 패턴들은 절연막 상에서 제1 방향으로 연장한다. 그리고 제1 및 2 도전성 패턴들은 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격하도록 교호적으로 배열된다. 층간 절연막은 제1 및 2 도전성 패턴들을 도포하도록 절연막 상에 형성된다. 제3 및 4 도전성 패턴들은 층간 절연막 상에 형성된다. 그리고 제3 및 4 도전성 패턴들은 제1 방향과 0°를 초과하고 90°미만인 각을 이루는 제3 방향으로 연장한다. 또한, 제3 및 4 도전성 패턴들은 제3 방향과 실질적으로 수직하는 제4 방향으로 서로 이격하도록 교호적으로 배열된다.
제1 도전성 패턴들은 서로 전기적으로 연결될 수 있다. 그리고 제2 도전성 패턴들은 서로 전기적으로 연결될 수 있다. 제1 도전성 패턴들은 제1 도전성 패턴들의 단부들과 연결되는 제1 도전성 라인에 의해서 서로 전기적으로 연결될 수 있다. 제2 도전성 패턴들은 제2 도전성 패턴들의 단부들과 연결되는 제2 도전성 라인에 의해서 서로 전기적으로 연결될 수 있다.
제1 도전성 패턴들은 제3 도전성 패턴들과 전기적으로 연결될 수 있다. 그리고 제2 도전성 패턴들은 제4 도전성 패턴들과 전기적으로 연결될 수 있다. 제1 및 3 도전성 패턴들은 층간 절연막을 관통하여 제1 및 3 도전성 패턴들 사이에 형성되는 제1 콘택에 의해서 서로 전기적으로 연결될 수 있다. 제2 및 4 도전성 패턴들은 층간 절연막을 관통하여 제2 및 4 도전성 패턴들 사이에 형성되는 제2 콘택에 의해서 서로 전기적으로 연결될 수 있다.
제3 도전성 패턴들은 제3 도전성 패턴들의 단부들과 연결되는 제3 도전성 라인에 의해서 서로 전기적으로 연결될 수 있다. 여기서 제3 도전성 라인은 제1 도전성 라인과 전기적으로 연결될 수 있다. 제4 도전성 패턴들은 제4 도전성 패턴들의 단부들과 연결되는 제4 도전성 라인에 의해서 서로 전기적으로 연결될 수 있다. 여기서 제4 도전성 라인은 제2 도전성 라인과 전기적으로 연결될 수 있다.
제1 방향과 제3 방향이 이루는 각도는 45°일 수 있다. 그리고 제1, 2, 3 및 4 도전성 패턴들은 실질적으로 막대 형상들을 가질 수 있다. 층간 절연막과 제3 및 4 도전성 패턴들은 순차적으로 반복하여 적층될 수 있다. 여기서 제3 및 4 도전성 패턴들은 적층될 때마다 0°를 초과하고 90°미만인 각으로 회전될 수 있다.
제2 목적을 달성하기 위한 본 발명의 일 실시예에 따르면, 커패시터 구조물을 제조하는 방법이 제공된다. 상기 방법에 의하면 절연막을 형성한다. 제1 방향으로 연장하고 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격하도록 교호적으로 배열되는 제1 및 2 도전성 패턴들을 절연막 상에 형성한다. 층간 절연막을 제1 및 2 도전성 패턴들을 도포하도록 절연막 상에 형성한다. 제1 방향과 0°를 초과하고 90°미만인 각을 이루는 제3 방향으로 연장하고 제3 방향과 실질적으로 수직하는 제4 방향으로 서로 이격하도록 교호적으로 배열되는 제3 및 4 도전성 패턴들을 층간 절연막 상에 형성한다.
상기 방법은 제1 도전성 패턴들과 일체로 제1 도전성 라인을 제1 도전성 패턴들의 단부들과 연결되도록 형성하는 단계를 더 포함할 수 있다. 상기 방법은 제2 도전성 패턴들과 일체로 제2 도전성 라인을 제2 도전성 패턴들의 단부들과 연결되 도록 형성하는 단계를 더 포함할 수 있다.
상기 방법은 층간 절연막을 관통하며 제1 및 3 도전성 패턴들을 전기적으로 연결하는 제1 콘택을 형성하는 단계를 더 포함할 수 있다. 상기 방법은 층간 절연막을 관통하며 제2 및 4 도전성 패턴들을 전기적으로 연결하는 제2 콘택을 형성하는 단계를 더 포함할 수 있다.
상기 방법은 제3 도전성 패턴들과 일체로 제3 도전성 라인을 제3 도전성 패턴들의 단부들과 연결되도록 형성하는 단계를 더 포함할 수 있다. 여기서 제3 도전성 라인은 제1 도전성 라인과 전기적으로 연결될 수 있다.
상기 방법은 제4 도전성 패턴들과 일체로 제4 도전성 라인을 제4 도전성 패턴들의 단부들과 연결되도록 형성하는 단계를 더 포함할 수 있다. 여기서 제4 도전성 라인은 제2 도전성 라인과 전기적으로 연결될 수 있다.
제1 방향과 제3 방향이 이루는 각도는 45°일 수 있다. 제1, 2, 3 및 4 도전성 패턴들은 실질적으로 막대 형상들을 가질 수 있다. 상기 방법은 층간 절연막과 제3 및 4 도전성 패턴들은 순차적으로 반복하여 적층하는 단계를 더 포함할 수 있다. 여기서 제3 및 4 도전성 패턴들은 적층될 때마다 0°를 초과하고 90°미만인 각으로 회전될 수 있다.
본 발명에 따르면, 커패시터를 이루는 두 도전성 패턴이 오버랩되는 부분의 면적이 증가된다. 커패시터의 정전 용량은 오버랩 되는 부분의 면적에 실질적으로 비례하기 때문에 커패시터의 정전 용량을 증가시킬 수 있다.
또한, 도전성 패턴을 수직적으로 반복 적층시킬 때마다 적층되는 도전성 패 턴을 소정의 각도로 회전시킨다. 따라서 커패시터의 개수를 증가시킬 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 2는 본 발명의 일 실시예에 따른 커패시터 구조물을 나타내는 사시도이다. 도 3은 도 2의 커패시터 구조물에서 절연성 부분들을 제외한 나머지 부분들만을 도시한 사시도이다. 즉, 도 3은 도 2의 커패시터 구조물에 포함된 도전성 부분들만을 표시한 사시도이다.
도 2 및 3을 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들이 위치한다. 예를 들어, 제1 및 2 도전성 패턴(10a, 10b)은 구리(Cu: copper), 알루미늄(Al: aluminum) 또는 백금(Pt: platinum)과 같은 금속을 포함할 수 있다. 이 금속들은 단독 또는 혼합하여 사용될 수 있다.
제1 및 2 도전성 패턴(10a, 10b)들은 절연막(5) 상에서 제1 방향을 따라 연장한다. 그리고 제1 및 2 도전성 패턴(10a, 10b)들은 제1 방향으로부터 시계 방향 으로 90°회전되는 제2 방향을 따라 서로 이격하도록 절연막(5)상에서 교호적으로 배열된다.
제1 및 2 도전성 패턴(10a, 10b)들은 다양한 형상을 가질 수 있다. 예를 들어, 도 2 및 3에 도시된 바와 같이 제1 및 2 도전성 패턴(10a, 10b)들은 실질적으로 막대 형상들을 가질 수 있다.
그리고 제1 도전성 패턴(10a)들은 제1 도전성 패턴(10a)들의 단부들과 연결되는 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결될 수 있다. 여기서, 제1 도전성 라인(1a)은 제1 도전성 패턴(10a)들과 일체로 형성될 수 있다. 이와 다르게 제1 도전성 라인(1a)은 제1 도전성 패턴(10a)들과 서로 다른 공정을 통하여 형성될 수도 있다.
제2 도전성 패턴(10b)들은 제2 도전성 패턴(10b)들의 단부들과 연결되는 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 여기서, 제2 도전성 라인(1b)은 제2 도전성 패턴(10b)들과 일체로 형성될 수 있다. 이와 다르게 제2 도전성 라인(1b)은 제2 도전성 패턴(10b)들과 서로 다른 공정을 통하여 형성될 수도 있다.
즉, 제1 도전성 패턴(10a)들은 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 또한 제2 도전성 패턴(10b)들은 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 그러나 제1 도전성 패턴(10a)들은 제2 도전성 패턴(10b)들로부터 전기적으로 절연된다.
절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 도포하는 제1 층간 절 연막(15)이 위치한다. 제1 층간 절연막(15)은 실리콘 질화물 또는 실리콘 산화물과 같은 절연성 물질을 포함할 수 있다.
상술한 바와 같이 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)은 서로 전기적으로 절연된다. 또한, 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)의 사이의 공간은 제1 층간 절연막(15)으로 채워진다. 따라서 제1 도전성 패턴(10a), 제1 층간 절연막(15) 및 제2 도전성 패턴(10b)은 수평적으로 커패시터를 이룬다.
제1 층간 절연막(15) 상에 제3 도전성 패턴(20a)들 및 제4 도전성 패턴(20b)들이 위치한다. 예를 들어, 제3 및 4 도전성 패턴(20a, 20b)들은 구리, 알루미늄 또는 백금과 같은 금속을 사용하여 형성할 수 있다. 이 금속들은 단독 또는 혼합하여 사용될 수 있다.
제3 및 4 도전성 패턴(20a, 20b)들은 제1 방향과 제1 각도(θ1)를 이루는 제3 방향을 따라 연장한다. 그리고 제3 및 4 도전성 패턴(20a, 20b)들은 제3 방향으로부터 시계 방향으로 90°회전된 제4 방향을 따라 서로 이격하도록 교호적으로 배열된다.
여기서 제1 각도(θ1)는 0°를 초과하고 90°미만일 수 있다. 또한, 제3 방향이 제1 방향으로부터 시계 방향을 따라 제1 각도(θ1)를 이룰 수 있다. 그러나 이와 다르게 제3 방향이 제1 방향으로부터 시계 반대 방향을 따라 제1 각도(θ1)를 이룰 수도 있다.
본 실시예에서는 설명의 편의상 제3 방향이 제1 방향으로부터 시계 방향을 따라 45°를 이루는 경우에 대해서 설명한다. 그러나 상술한 바와 같이 이에 제한되는 것은 아니다.
제3 및 4 도전성 패턴(20a, 20b)들은 다양한 형상을 가질 수 있다. 예를 들어, 도 6에 도시된 바와 같이 제3 및 4 도전성 패턴(20a, 20b)들은 실질적으로 막대 형상들을 가질 수 있다.
제1 층간 절연막(15)을 관통하여 제1 및 2 콘택(16a, 16b)들이 형성된다. 제1 및 2 콘택(16a, 16b)들은 텅스텐(W : tungsten) 또는 구리(Cu : copper)와 같은 금속을 포함할 수 있다. 이 금속들은 단독 또는 혼합하여 사용될 수 있다.
구체적으로 제1 콘택(16a)은 제1 도전성 패턴(10a) 및 제3 도전성 패턴(20a)이 오버랩되는 제1 층간 절연막(15)의 부분을 관통하여 제1 도전성 패턴(10a) 및 제3 도전성 패턴(20a)을 서로 전기적으로 연결시킨다. 제2 콘택(16b)은 제2 도전성 패턴(10b) 및 제4 도전성 패턴(20b)이 오버랩되는 제1 층간 절연막(15)의 부분을 관통하여 제2 도전성 패턴(10b) 및 제4 도전성 패턴(20b)을 서로 전기적으로 연결시킨다.
그러나 이와 다르게 제1 콘택(16a)들을 형성하지 않을 수 있다. 이 경우, 제3 도전성 패턴(20a)들의 단부들을 전기적으로 연결하는 제3 도전성 라인을 형성한 후 제3 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한, 제2 콘택(16b)들을 형성하지 않을 수 있다. 이 경우, 제4 도전성 패턴(20b)들의 단부들을 전기적으로 연결하는 제4 도전성 라인을 형성한 후 제4 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
제1 도전성 패턴(10a)들은 제4 도전성 패턴(20a)들과 전기적으로 연결되지 않는다. 그리고 제2 도전성 패턴(10b)들은 제3 도전성 패턴(20a)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 제1 및 3 도전성 패턴(10a, 20a)들이 하나의 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 제2 및 4 도전성 패턴(10b, 20b)들이 다른 전기적 그룹을 형성한다.
제3 도전성 패턴(20a) 아래에는 제1 층간 절연막(15) 및 제2 도전성 패턴(10b)이 순차적으로 위치한다. 그리고 제4 도전성 패턴(20b)의 아래에는 제1 층간 절연막(15) 및 제1 도전성 패턴(10a)이 순차적으로 위치한다.
상술한 바와 같이 제3 도전성 패턴(20a)이 제2 도전성 패턴(10b)과 전기적으로 절연되기 때문에 제3 도전성 패턴(20a), 제1 층간 절연막(15) 및 제2 도전성 패턴(10b)은 수직적으로 커패시터 구조를 이룬다.
그리고 제4 도전성 패턴(20b)이 제1 도전성 패턴(10a)과 전기적으로 절연되기 때문에 제4 도전성 패턴(20b), 제1 층간 절연막(15) 및 제1 도전성 패턴(10a)도 수직적으로 커패시터 구조를 이룬다.
여기서 제1 방향이 제3 방향과 제1 각도(θ1)를 이루기 때문에 제3 도전성 패턴(20a)과 제2 도전성 패턴(10b)이 오버랩 되는 부분 및 제4 도전성 패턴(20b)과 제1 도전성 패턴(10a)이 오버랩 되는 부분의 형상은 실질적으로 정사각형 및 직사각형을 제외한 평행 사변형일 수 있다.
즉, 제3 도전성 패턴(20a)과 제2 도전성 패턴(10b)이 오버랩 되는 부분 및 제4 도전성 패턴(20b)과 제1 도전성 패턴(10a)이 오버랩 되는 부분의 형상은 예각인 내각을 갖는 평행 사변형일 수 있다. 여기서 예각인 내각은 제1 각도(θ1)가 된다.
본 실시예에서는 제3 방향이 제1 방향으로부터 시계 방향을 따라 45°를 이루기 때문에 평행 사변형은 45°인 내각을 갖게 된다.
커패시터의 정전 용량(electric capacity)은 상기 오버랩 되는 부분의 면적에 비례한다. 따라서 상술한 바와 같이 오버랩 되는 부분이 예각인 내각을 갖는 평행 사변형의 형상이기 때문에 정사각형 및 직사각형일 경우 보다 정전 용량이 증가될 수 있다.
제1 층간 절연막(15) 상에 제3 및 4 도전성 패턴(20a, 20b)들을 도포하는 제2 층간 절연막(25)이 위치한다. 제2 층간 절연막(25)은 제1 층간 절연막(15)와 실질적으로 동일한 절연성 물질을 포함할 수 있다.
상술한 바와 같이 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)은 서로 전기적으로 절연된다. 또한, 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)의 사이의 공간은 제2 층간 절연막(25)으로 채워진다. 따라서 제3 도전성 패턴(20a), 제2 층간 절연막(25) 및 제4 도전성 패턴(20b)은 수평적으로 커패시터를 이룬다.
제2 층간 절연막(25) 상에 제5 및 6 도전성 패턴(30a, 30b)들이 위치한다. 예를 들어, 제5 및 6 도전성 패턴(30a, 30b)들은 제3 및 5 도전성 패턴(20a, 20b) 에 포함된 금속과 실질적으로 동일한 금속을 포함할 수 있다.
제5 및 6 도전성 패턴(30a, 30b)들은 제3 방향과 제2 각도(θ2)를 이루는 제5 방향을 따라 연장한다. 그리고 제5 및 6 도전성 패턴(30a, 30b)들은 제5 방향으로부터 시계 방향으로 90°회전된 제6 방향을 따라 서로 이격하도록 교호적으로 배열된다.
여기서 제2 각도(θ2)는 0°를 초과하고 90°미만일 수 있다. 또한, 제5 방향이 제3 방향으로부터 시계 방향을 따라 제2 각도(θ2)를 이룰 수 있다. 그러나 이와 다르게 제5 방향이 제3 방향으로부터 시계 반대 방향을 따라 제2 각도(θ2)를 이룰 수도 있다.
본 실시예에서는 설명의 편의상 제5 방향이 제3 방향으로부터 시계 방향을 따라 45°를 이루는 경우에 대해서 설명한다. 제5 방향이 제3 방향으로부터 시계 방향을 따라 45°를 이루기 때문에 제5 방향은 실질적으로 제2 방향과 일치하게 된다.
제5 및 6 도전성 패턴(30a, 30b)들은 다양한 형상을 가질 수 있다. 예를 들어, 도 9에 도시된 바와 같이 제5 및 6 도전성 패턴(30a, 30b)들은 실질적으로 막대 형상들을 가질 수 있다.
제2 층간 절연막(25)을 관통하여 제3 및 4 콘택(26a, 26b)들이 제공된다. 제3 및 4 콘택(26a, 26b)들은 제1 및 2 콘택(16a, 16b)들에 포함된 금속과 실질적으로 동일한 금속을 포함할 수 있다.
구체적으로 제3 콘택(26a)은 제3 도전성 패턴(20a) 및 제5 도전성 패턴(30a)이 오버랩되는 제2 층간 절연막(25)의 부분을 관통하여 제3 도전성 패턴(20a) 및 제5 도전성 패턴(30a)을 서로 전기적으로 연결시킨다. 제4 콘택(26b)은 제4 도전성 패턴(20b) 및 제6 도전성 패턴(30b)이 오버랩되는 제2 층간 절연막(25)의 부분을 관통하여 제4 도전성 패턴(20b) 및 제6 도전성 패턴(30b)을 서로 전기적으로 연결시킨다.
그러나 이와 다르게 제3 콘택(26a)들을 형성하지 않을 수 있다. 이 경우, 제5 도전성 패턴(30a)들의 단부들을 전기적으로 연결하는 제5 도전성 라인을 형성한 후 제5 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 제4 콘택(26b)들을 형성하지 않을 수 있다. 이 경우, 제6 도전성 패턴(30b)들의 단부들을 전기적으로 연결하는 제6 도전성 라인을 형성한 후 제6 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
제3 도전성 패턴(20a)들은 제6 도전성 패턴(30a)들과 전기적으로 연결되지 않는다. 그리고 제4 도전성 패턴(20b)들은 제5 도전성 패턴(30a)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 제1, 3 및 5 도전성 패턴(10a, 20a, 30a)들이 하나의 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 제2, 4 및 6 도전성 패턴(10b, 20b, 30b)들이 다른 전기적 그룹을 형성한다.
제5 도전성 패턴(30a) 아래에는 제2 층간 절연막(25) 및 제4 도전성 패턴(20b)이 순차적으로 위치한다. 그리고 제6 도전성 패턴(30b)의 아래에는 제2 층 간 절연막(25) 및 제2 도전성 패턴(20a)이 순차적으로 위치한다.
상술한 바와 같이 제5 도전성 패턴(30a)이 제4 도전성 패턴(20b)과 전기적으로 절연되기 때문에 제5 도전성 패턴(30a), 제2 층간 절연막(25) 및 제4 도전성 패턴(20b)은 수직적으로 커패시터 구조를 이룬다.
그리고 제6 도전성 패턴(30b)이 제3 도전성 패턴(20a)과 전기적으로 절연되기 때문에 제6 도전성 패턴(30b), 제2 층간 절연막(25) 및 제3 도전성 패턴(20a)도 수직적으로 커패시터 구조를 이룬다.
여기서 제3 방향이 제5 방향과 제2 각도(θ2)를 이루기 때문에 제5 도전성 패턴(30a)과 제4 도전성 패턴(20b)이 오버랩 되는 부분 및 제6 도전성 패턴(30b)과 제3 도전성 패턴(20a)이 오버랩 되는 부분의 형상은 실질적으로 정사각형 및 직사각형을 제외한 평행 사변형일 수 있다.
즉, 제5 도전성 패턴(30a)과 제4 도전성 패턴(20b)이 오버랩 되는 부분 및 제6 도전성 패턴(30b)과 제3 도전성 패턴(20a)이 오버랩 되는 부분의 형상은 예각인 내각을 갖는 평행 사변형일 수 있다. 여기서 예각인 내각은 제2 각도(θ2)가 된다.
본 실시예에서는 제5 방향이 제3 방향으로부터 시계 방향을 따라 45°를 이루기 때문에 평행 사변형은 45°인 내각을 갖게 된다. 오버랩 되는 부분이 예각인 내각을 갖는 평행 사변형의 형상이기 때문에 정사각형 및 직사각형일 경우 보다 정전 용량이 증가될 수 있다.
본 실시예에 따르면 도전성 패턴들이 3번 수직적으로 적층된다. 그리고 적층되는 도전성 패턴들을 하부의 도전성 패턴에 대하여 소정의 각도로 회전시킴으로서 오버랩 되는 부분의 형상을 정전 용량을 증가시킬 수 있는 평행 사변형으로 구현하였다. 그러나 도전성 패턴들은 적어도 6번 이상 적층될 수 있다. 이 경우에도 적층시킬 때마다 하부의 도전성 패턴에 대하여 소정의 각도로 회전시킨다.
도 4 내지 10은 도 2 및 3에 도시된 커패시터를 제조하는 방법을 설명하기 위한 평면도들이다.
도 4를 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 형성한다. 예를 들어, 제1 및 2 도전성 패턴(10a, 10b)은 구리(Cu: copper), 알루미늄(Al: aluminum) 또는 백금(Pt: platinum)과 같은 금속을 사용하여 형성할 수 있다. 이 금속들은 단독 또는 혼합하여 사용될 수 있다.
제1 및 2 도전성 패턴(10a, 10b)들은 절연막(5) 상에서 제1 방향을 따라 연장한다. 그리고 제1 및 2 도전성 패턴(10a, 10b)들은 제1 방향으로부터 시계 방향으로 90°회전되는 제2 방향을 따라 서로 이격하도록 절연막(5)상에서 교호적으로 배열된다.
제1 및 2 도전성 패턴(10a, 10b)들은 다양한 형상을 가질 수 있다. 예를 들어, 도 4에 도시된 바와 같이 제1 및 2 도전성 패턴(10a, 10b)들은 실질적으로 막대 형상들을 가질 수 있다.
그리고 제1 도전성 패턴(10a)들은 제1 도전성 패턴(10a)들의 단부들과 연결되는 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결될 수 있다. 여기서, 제1 도전성 라인(1a)은 제1 도전성 패턴(10a)들과 일체로 형성될 수 있다. 이와 다르게 제1 도전성 라인(1a)은 제1 도전성 패턴(10a)들과 서로 다른 공정을 통하여 형성될 수도 있다.
제2 도전성 패턴(10b)들은 제2 도전성 패턴(10b)들의 단부들과 연결되는 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 여기서, 제2 도전성 라인(1b)은 제2 도전성 패턴(10b)들과 일체로 형성될 수 있다. 이와 다르게 제2 도전성 라인(1b)은 제2 도전성 패턴(10b)들과 서로 다른 공정을 통하여 형성될 수도 있다.
즉, 제1 도전성 패턴(10a)들은 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 또한 제2 도전성 패턴(10b)들은 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 그러나 제1 도전성 패턴(10a)들은 제2 도전성 패턴(10b)들로부터 전기적으로 절연된다.
도 5를 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 도포하도록 제1 층간 절연막(15)을 형성한다. 제1 층간 절연막(15)은 실리콘 질화물 또는 실리콘 산화물과 같은 절연성 물질을 사용하여 형성할 수 있다.
상술한 바와 같이 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)은 서로 전기적으로 절연된다. 또한, 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)의 사이의 공간은 제1 층간 절연막(15)으로 채워진다. 따라서 제1 도전성 패턴(10a), 제1 층간 절연막(15) 및 제2 도전성 패턴(10b)은 수평적으로 커패시터 구조를 이룬다.
제1 층간 절연막(15)을 형성한 후, 제1 층간 절연막(15)을 관통하여 제1 도 전성 패턴(10a) 및 제2 도전성 패턴(10b)과 전기적으로 각각 연결되는 제1 콘택(16a)들 및 제2 콘택(16b)들을 형성한다. 제1 및 2 콘택(16a, 16b)들은 텅스텐(W : tungsten) 또는 구리(Cu : copper)와 같은 금속을 포함할 수 있다. 이 금속들은 단독 또는 혼합하여 사용될 수 있다.
구체적으로 제1 콘택(16a)들은 후속하여 형성되는 제3 도전성 패턴(20a : 도 6 참조)들과 오버랩(overlap)되는 제1 도전성 패턴(10a)들의 부분들 상에 형성된다. 그리고 제2 콘택(16b)들은 후속하여 형성되는 제4 도전성 패턴(20a : 도 6 참조)들과 오버랩되는 제2 도전성 패턴(10b)들의 부분들 상에 형성된다.
도 6을 참조하면, 제1 층간 절연막(15) 상에 제3 도전성 패턴(20a)들 및 제4 도전성 패턴(20b)들을 형성한다. 예를 들어, 제3 및 4 도전성 패턴(20a, 20b)들은 구리, 알루미늄 또는 백금과 같은 금속을 사용하여 형성할 수 있다. 이 금속들은 단독 또는 혼합하여 사용될 수 있다.
제3 및 4 도전성 패턴(20a, 20b)들은 제1 방향과 제1 각도(θ1)를 이루는 제3 방향을 따라 연장한다. 그리고 제3 및 4 도전성 패턴(20a, 20b)들은 제3 방향으로부터 시계 방향으로 90°회전된 제4 방향을 따라 서로 이격하도록 교호적으로 배열된다.
여기서 제1 각도(θ1)는 0°를 초과하고 90°미만일 수 있다. 또한, 제3 방향이 제1 방향으로부터 시계 방향을 따라 제1 각도(θ1)를 이룰 수 있다. 그러나 이와 다르게 제3 방향이 제1 방향으로부터 시계 반대 방향을 따라 제1 각도(θ1)를 이 룰 수도 있다.
본 실시예에서는 설명의 편의상 제3 방향이 제1 방향으로부터 시계 방향을 따라 45°를 이루는 경우에 대해서 설명한다. 그러나 상술한 바와 같이 이에 제한되는 것은 아니다.
제3 및 4 도전성 패턴(20a, 20b)들은 다양한 형상을 가질 수 있다. 예를 들어, 도 6에 도시된 바와 같이 제3 및 4 도전성 패턴(20a, 20b)들은 실질적으로 막대 형상들을 가질 수 있다.
여기서 제1 콘택(16a : 도 5 참조)들에 의해서 제1 도전성 패턴(10a : 도 8 참조)들 및 제3 도전성 패턴(20a)들은 서로 전기적으로 연결된다. 그리고 제2 콘택(16b)들에 의해서 제2 도전성 패턴(10b)들 및 제4 도전성 패턴(20b)들은 서로 전기적으로 연결된다.
그러나 이와 다르게 제1 콘택(16a)들을 형성하지 않을 수 있다. 이 경우, 제3 도전성 패턴(20a)들의 단부들을 전기적으로 연결하는 제3 도전성 라인을 형성한 후 제3 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 제2 콘택(16b)들을 형성하지 않을 수 있다. 이 경우, 제4 도전성 패턴(20b)들의 단부들을 전기적으로 연결하는 제4 도전성 라인을 형성한 후 제4 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
제1 도전성 패턴(10a)들은 제4 도전성 패턴(20a)들과 전기적으로 연결되지 않는다. 그리고 제2 도전성 패턴(10b)들은 제3 도전성 패턴(20a)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 제1 및 3 도전성 패턴(10a, 20a)들이 하나의 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 제2 및 4 도전성 패턴(10b, 20b)들이 다른 전기적 그룹을 형성한다.
도 7은 도 6의 "A" 부분의 확대도이다.
도 7을 참조하면, 제3 도전성 패턴(20a) 아래에는 제1 층간 절연막(15) 및 제2 도전성 패턴(10b)이 순차적으로 위치한다. 그리고 제4 도전성 패턴(20b)의 아래에는 제1 층간 절연막(15) 및 제1 도전성 패턴(10a)이 순차적으로 위치한다.
상술한 바와 같이 제3 도전성 패턴(20a)이 제2 도전성 패턴(10b)과 전기적으로 절연되기 때문에 제3 도전성 패턴(20a), 제1 층간 절연막(15) 및 제2 도전성 패턴(10b)은 수직적으로 커패시터 구조를 이룬다.
그리고 제4 도전성 패턴(20b)이 제1 도전성 패턴(10a)과 전기적으로 절연되기 때문에 제4 도전성 패턴(20b), 제1 층간 절연막(15) 및 제1 도전성 패턴(10a)도 수직적으로 커패시터 구조를 이룬다.
여기서 제1 방향이 제3 방향과 제1 각도(θ1)를 이루기 때문에 제3 도전성 패턴(20a)과 제2 도전성 패턴(10b)이 오버랩 되는 부분 및 제4 도전성 패턴(20b)과 제1 도전성 패턴(10a)이 오버랩 되는 부분의 형상은 실질적으로 정사각형 및 직사각형을 제외한 평행 사변형일 수 있다.
즉, 제3 도전성 패턴(20a)과 제2 도전성 패턴(10b)이 오버랩 되는 부분 및 제4 도전성 패턴(20b)과 제1 도전성 패턴(10a)이 오버랩 되는 부분의 형상은 예각 인 내각을 갖는 평행 사변형일 수 있다. 여기서 예각인 내각은 제1 각도(θ1)가 된다.
본 실시예에서는 제3 방향이 제1 방향으로부터 시계 방향을 따라 45°를 이루기 때문에 평행 사변형은 45°인 내각을 갖게 된다.
커패시터의 정전 용량(electric capacity)은 상기 오버랩 되는 부분의 면적에 비례한다. 따라서 상술한 바와 같이 오버랩 되는 부분이 예각인 내각을 갖는 평행 사변형의 형상이기 때문에 정사각형 및 직사각형일 경우 보다 정전 용량이 증가될 수 있다.
도 8을 참조하면, 제1 층간 절연막(15) 상에 제3 및 4 도전성 패턴(20a, 20b)들을 도포하도록 제2 층간 절연막(25)을 형성한다. 제2 층간 절연막(25)은 제1 층간 절연막(15)와 실질적으로 동일한 절연성 물질을 사용하여 형성할 수 있다.
상술한 바와 같이 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)은 서로 전기적으로 절연된다. 또한, 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)의 사이의 공간은 제2 층간 절연막(25)으로 채워진다. 따라서 제3 도전성 패턴(20a), 제2 층간 절연막(25) 및 제4 도전성 패턴(20b)은 수평적으로 커패시터 구조를 이룬다.
제2 층간 절연막(25)을 형성한 후, 제2 층간 절연막(25)을 관통하여 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)과 전기적으로 각각 연결되는 제3 콘택(26a)들 및 제4 콘택(26b)들을 형성한다. 제3 및 4 콘택(26a, 26b)들은 제1 및 2 콘택(16a, 16b)들에 포함되는 금속과 실질적으로 동일한 금속을 사용하여 형성할 수 있다.
구체적으로 제3 콘택(26a)들은 후속하여 형성되는 제5 도전성 패턴(30a : 도 9 참조)들과 오버랩되는 제3 도전성 패턴(20a)들의 부분들 상에 형성된다. 그리고 제4 콘택(26b)들은 후속하여 형성되는 제6 도전성 패턴(30a : 도 9 참조)들과 오버랩되는 제4 도전성 패턴(20b)들의 부분들 상에 형성된다.
도 9를 참조하면, 제2 층간 절연막(25) 상에 제5 및 6 도전성 패턴(30a, 30b)들을 형성한다. 예를 들어, 제5 및 6 도전성 패턴(30a, 30b)들은 제3 및 5 도전성 패턴(20a, 20b)에 포함된 금속과 실질적으로 동일한 금속을 사용하여 형성할 수 있다.
제5 및 6 도전성 패턴(30a, 30b)들은 제3 방향과 제2 각도(θ2)를 이루는 제5 방향을 따라 연장한다. 그리고 제5 및 6 도전성 패턴(30a, 30b)들은 제5 방향으로부터 시계 방향으로 90°회전된 제6 방향을 따라 서로 이격하도록 교호적으로 배열된다.
여기서 제2 각도(θ2)는 0°를 초과하고 90°미만일 수 있다. 또한, 제5 방향이 제3 방향으로부터 시계 방향을 따라 제2 각도(θ2)를 이룰 수 있다. 그러나 이와 다르게 제5 방향이 제3 방향으로부터 시계 반대 방향을 따라 제2 각도(θ2)를 이룰 수도 있다.
본 실시예에서는 설명의 편의상 제5 방향이 제3 방향으로부터 시계 방향을 따라 45°를 이루는 경우에 대해서 설명한다. 제5 방향이 제3 방향으로부터 시계 방향을 따라 45°를 이루기 때문에 제5 방향은 실질적으로 제2 방향과 일치하게 된다.
제5 및 6 도전성 패턴(30a, 30b)들은 다양한 형상을 가질 수 있다. 예를 들어, 도 9에 도시된 바와 같이 제5 및 6 도전성 패턴(30a, 30b)들은 실질적으로 막대 형상들을 가질 수 있다.
여기서 제3 콘택(26a : 도 8 참조)들에 의해서 제3 도전성 패턴(20a : 도 8 참조)들 및 제5 도전성 패턴(30a)들은 서로 전기적으로 연결된다. 그리고 제4 콘택(26b)들에 의해서 제4 도전성 패턴(20b)들 및 제6 도전성 패턴(30b)들은 서로 전기적으로 연결된다.
그러나 이와 다르게 제3 콘택(26a)들을 형성하지 않을 수 있다. 이 경우, 제5 도전성 패턴(30a)들의 단부들을 전기적으로 연결하는 제5 도전성 라인을 형성한 후 제5 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 제4 콘택(26b)들을 형성하지 않을 수 있다. 이 경우, 제6 도전성 패턴(30b)들의 단부들을 전기적으로 연결하는 제6 도전성 라인을 형성한 후 제6 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
제3 도전성 패턴(20a)들은 제6 도전성 패턴(30a)들과 전기적으로 연결되지 않는다. 그리고 제4 도전성 패턴(20b)들은 제5 도전성 패턴(30a)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 제1, 3 및 5 도전성 패턴(10a, 20a, 30a)들이 하나의 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 제2, 4 및 6 도전성 패턴(10b, 20b, 30b)들이 다른 전기적 그룹을 형성한다.
도 10은 도 9의 "B" 부분의 확대도이다.
도 10을 참조하면, 제5 도전성 패턴(30a) 아래에는 제2 층간 절연막(25) 및 제4 도전성 패턴(20b)이 순차적으로 위치한다. 그리고 제6 도전성 패턴(30b)의 아래에는 제2 층간 절연막(25) 및 제2 도전성 패턴(20a)이 순차적으로 위치한다.
상술한 바와 같이 제5 도전성 패턴(30a)이 제4 도전성 패턴(20b)과 전기적으로 절연되기 때문에 제5 도전성 패턴(30a), 제2 층간 절연막(25) 및 제4 도전성 패턴(20b)은 수직적으로 커패시터 구조를 이룬다.
그리고 제6 도전성 패턴(30b)이 제3 도전성 패턴(20a)과 전기적으로 절연되기 때문에 제6 도전성 패턴(30b), 제2 층간 절연막(25) 및 제3 도전성 패턴(20a)도 수직적으로 커패시터 구조를 이룬다.
여기서 제3 방향이 제5 방향과 제2 각도(θ2)를 이루기 때문에 제5 도전성 패턴(30a)과 제4 도전성 패턴(20b)이 오버랩 되는 부분 및 제6 도전성 패턴(30b)과 제3 도전성 패턴(20a)이 오버랩 되는 부분의 형상은 실질적으로 정사각형 및 직사각형을 제외한 평행 사변형일 수 있다.
즉, 제5 도전성 패턴(30a)과 제4 도전성 패턴(20b)이 오버랩 되는 부분 및 제6 도전성 패턴(30b)과 제3 도전성 패턴(20a)이 오버랩 되는 부분의 형상은 예각인 내각을 갖는 평행 사변형일 수 있다. 여기서 예각인 내각은 제2 각도(θ2)가 된다.
본 실시예에서는 제5 방향이 제3 방향으로부터 시계 방향을 따라 45°를 이루기 때문에 평행 사변형은 45°인 내각을 갖게 된다. 오버랩 되는 부분이 예각인 내각을 갖는 평행 사변형의 형상이기 때문에 정사각형 및 직사각형일 경우 보다 정전 용량이 증가될 수 있다.
본 실시예에 따르면 도전성 패턴들이 3번 수직적으로 적층된다. 그리고 적층되는 도전성 패턴들을 하부의 도전성 패턴에 대하여 소정의 각도로 회전시킴으로서 오버랩 되는 부분의 형상을 정전 용량을 증가시킬 수 있는 평행 사변형으로 구현하였다. 그러나 도전성 패턴들은 적어도 6번 이상 적층될 수 있다. 이 경우에도 적층시킬 때마다 하부의 도전성 패턴에 대하여 소정의 각도로 회전시킨다.
본 발명에 따르면, 커패시터를 이루는 두 도전성 패턴이 오버랩되는 부분의 면적이 증가된다. 커패시터의 정전 용량은 오버랩 되는 부분의 면적에 실질적으로 비례하기 때문에 커패시터의 정전 용량을 증가시킬 수 있다.
또한, 도전성 패턴을 수직적으로 반복 적층시킬 때마다 적층되는 도전성 패턴을 소정의 각도로 회전시킨다. 따라서 커패시터의 개수를 증가시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 절연막;
    상기 절연막 상에서 제1 방향으로 연장하고 상기 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격하도록 교호적으로 배열되는 제1 및 2 도전성 패턴들;
    상기 절연막 상에 상기 제1 및 2 도전성 패턴들을 도포하도록 형성되는 층간 절연막; 및
    상기 층간 절연막 상에서 상기 제1 방향과 0°를 초과하고 90°미만인 각을 이루는 제3 방향으로 연장하고 상기 제3 방향과 실질적으로 수직하는 제4 방향으로 서로 이격하도록 교호적으로 배열되는 제3 및 4 도전성 패턴들을 포함하는 커패시터 구조물.
  2. 제 1 항에 있어서, 상기 제1 도전성 패턴들은 서로 전기적으로 연결되고, 상기 제2 도전성 패턴들은 서로 전기적으로 연결되는 것을 특징으로 하는 커패시터 구조물.
  3. 제 2 항에 있어서, 상기 제1 도전성 패턴들은 상기 제1 도전성 패턴들의 단부들과 연결되는 제1 도전성 라인에 의해서 서로 전기적으로 연결되는 것을 특징으로 하는 커패시터 구조물.
  4. 제 2 항에 있어서, 상기 제2 도전성 패턴들은 상기 제2 도전성 패턴들의 단부들과 연결되는 제2 도전성 라인에 의해서 서로 전기적으로 연결되는 것을 특징으로 하는 커패시터 구조물.
  5. 제 2 항에 있어서, 상기 제1 도전성 패턴들은 상기 제3 도전성 패턴들과 전기적으로 연결되고, 상기 제2 도전성 패턴들은 상기 제4 도전성 패턴들과 전기적으로 연결되는 것을 특징으로 하는 커패시터 구조물.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서, 상기 제1 및 3 도전성 패턴들은 상기 층간 절연막을 관통하여 상기 제1 및 3 도전성 패턴들 사이에 형성되는 제1 콘택에 의해서 서로 전기적으로 연결되는 것을 특징으로 하는 커패시터 구조물.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서, 상기 제2 및 4 도전성 패턴들은 상기 층간 절연막을 관통하여 상기 제2 및 4 도전성 패턴들 사이에 형성되는 제2 콘택에 의해서 서로 전기적으로 연결되는 것을 특징으로 하는 커패시터 구조물.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서, 상기 제3 도전성 패턴들은 상기 제3 도전성 패턴들의 단부들과 연결되는 제3 도전성 라인에 의해서 서로 전기적으로 연결되고,
    상기 제3 도전성 라인은 상기 제1 도전성 라인과 전기적으로 연결되는 것을 특징으로 하는 커패시터 구조물.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서, 상기 제4 도전성 패턴들은 상기 제4 도전성 패턴들의 단부들과 연결되는 제4 도전성 라인에 의해서 서로 전기적으로 연결되고,
    상기 제4 도전성 라인은 상기 제2 도전성 라인과 전기적으로 연결되는 것을 특징으로 하는 커패시터 구조물.
  10. 제 1 항에 있어서, 상기 각도는 45°이고,
    상기 제1, 2, 3 및 4 도전성 패턴들은 실질적으로 막대 형상들을 갖는 것을 특징으로 하는 커패시터 구조물.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 층간 절연막과 상기 제3 및 4 도전성 패턴들은 순차적으로 반복하여 적층되고,
    제3 및 4 도전성 패턴들은 적층될 때마다 0°를 초과하고 90°미만인 각으로 회전되는 것을 특징으로 하는 커패시터 구조물.
  12. 절연막을 형성하는 단계;
    제1 방향으로 연장하고 상기 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격하도록 교호적으로 배열되는 제1 및 2 도전성 패턴들을 상기 절연막 상에 형성하는 단계;
    층간 절연막을 상기 제1 및 2 도전성 패턴들을 도포하도록 상기 절연막 상에 형성하는 단계; 및
    상기 제1 방향과 0°를 초과하고 90°미만인 각을 이루는 제3 방향으로 연장하고 상기 제3 방향과 실질적으로 수직하는 제4 방향으로 서로 이격하도록 교호적으로 배열되는 제3 및 4 도전성 패턴들을 상기 층간 절연막 상에 형성하는 단계를 포함하는 커패시터 구조물 제조 방법.
  13. 제 12 항에 있어서, 상기 제1 도전성 패턴들과 일체로 제1 도전성 라인을 상기 제1 도전성 패턴들의 단부들과 연결되도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 구조물 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서, 상기 제2 도전성 패턴들과 일체로 제2 도전성 라인을 상기 제2 도전성 패턴들의 단부들과 연결되도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 구조물 제조 방법.
  15. 제 12 항에 있어서, 상기 층간 절연막을 관통하며 상기 제1 및 3 도전성 패턴들을 전기적으로 연결하는 제1 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 구조물 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서, 상기 층간 절연막을 관통하며 상기 제2 및 4 도전성 패턴들을 전기적으로 연결하는 제2 콘택을 형성하는 단계를 더 포함하는 것을 특징으 로 하는 커패시터 구조물 제조 방법.
  17. 제 13 항에 있어서, 상기 제3 도전성 패턴들과 일체로 제3 도전성 라인을 상기 제3 도전성 패턴들의 단부들과 연결되도록 형성하는 단계를 더 포함하고,
    상기 제3 도전성 라인은 상기 제1 도전성 라인과 전기적으로 연결되는 것을 특징으로 하는 커패시터 구조물 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 14 항에 있어서, 상기 제4 도전성 패턴들과 일체로 제4 도전성 라인을 상기 제4 도전성 패턴들의 단부들과 연결되도록 형성하는 단계를 더 포함하고,
    상기 제4 도전성 라인은 상기 제2 도전성 라인과 전기적으로 연결되는 것을 특징으로 하는 커패시터 구조물 제조 방법.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서, 상기 각도는 45°이고,
    상기 제1, 2, 3 및 4 도전성 패턴들은 실질적으로 막대 형상들을 갖는 것을 특징으로 하는 커패시터 구조물 제조 방법.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서, 상기 층간 절연막과 상기 제3 및 4 도전성 패턴들은 순차적으로 반복하여 적층하는 단계를 더 포함하고,
    제3 및 4 도전성 패턴들은 적층될 때마다 0°를 초과하고 90°미만인 각으로 회전되는 것을 특징으로 하는 커패시터 구조물 제조 방법.
KR1020060116352A 2006-11-23 2006-11-23 커패시터 구조물 및 이의 제조 방법 KR100775107B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060116352A KR100775107B1 (ko) 2006-11-23 2006-11-23 커패시터 구조물 및 이의 제조 방법
US11/983,991 US7778008B2 (en) 2006-11-23 2007-11-13 Capacitor structure and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060116352A KR100775107B1 (ko) 2006-11-23 2006-11-23 커패시터 구조물 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR100775107B1 true KR100775107B1 (ko) 2007-11-08

Family

ID=39061592

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060116352A KR100775107B1 (ko) 2006-11-23 2006-11-23 커패시터 구조물 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US7778008B2 (ko)
KR (1) KR100775107B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130320494A1 (en) * 2012-06-01 2013-12-05 Qualcomm Incorporated Metal finger capacitors with hybrid metal finger orientations in stack with unidirectional metal layers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199807A (ja) * 1990-11-29 1992-07-21 Marcon Electron Co Ltd 積層コンデンサ
KR930003349A (ko) * 1991-07-01 1993-02-24 김광호 반도체 장치의 확장된 스택형 캐패시터
KR20010014709A (ko) * 1999-04-09 2001-02-26 크리스티안 그레그와르 적층 커패시터 장치
US7133294B2 (en) 2001-12-03 2006-11-07 Intel Corporation Integrated circuit packages with sandwiched capacitors

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208725A (en) * 1992-08-19 1993-05-04 Akcasu Osman E High capacitance structure in a semiconductor device
US6570210B1 (en) * 2000-06-19 2003-05-27 Koninklijke Philips Electronics N.V. Multilayer pillar array capacitor structure for deep sub-micron CMOS
KR100902503B1 (ko) 2002-08-12 2009-06-15 삼성전자주식회사 다층 수직 구조를 갖는 고용량 커패시터
CA2395900A1 (en) * 2002-08-12 2004-02-12 Christopher Andrew Devries Matched vertical capacitors
US6921114B1 (en) * 2002-12-20 2005-07-26 Arnco Corporation Coupler for conduits
US6974994B1 (en) * 2004-06-22 2005-12-13 Advanic Technologies Inc. Capacitor with a geometrical layout
US7709873B2 (en) * 2005-03-31 2010-05-04 Intel Corporation Polymer memory with adhesion layer containing an immobilized metal
US7485912B2 (en) * 2006-03-28 2009-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible metal-oxide-metal capacitor design

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04199807A (ja) * 1990-11-29 1992-07-21 Marcon Electron Co Ltd 積層コンデンサ
KR930003349A (ko) * 1991-07-01 1993-02-24 김광호 반도체 장치의 확장된 스택형 캐패시터
KR20010014709A (ko) * 1999-04-09 2001-02-26 크리스티안 그레그와르 적층 커패시터 장치
US7133294B2 (en) 2001-12-03 2006-11-07 Intel Corporation Integrated circuit packages with sandwiched capacitors

Also Published As

Publication number Publication date
US7778008B2 (en) 2010-08-17
US20080123244A1 (en) 2008-05-29

Similar Documents

Publication Publication Date Title
US8558350B2 (en) Metal-oxide-metal capacitor structure
US8053865B2 (en) MOM capacitors integrated with air-gaps
US7154158B2 (en) Semiconductor device having MIM structure resistor
CN107689299B (zh) 薄膜陶瓷电容器
KR20100104448A (ko) 커패시터 구조물 및 그 제조 방법
US10410793B2 (en) Thin film capacitor and method of manufacturing the same
KR101024652B1 (ko) 캐패시터 구조체
CN105826166A (zh) 金属-绝缘体-金属（mim）电容器和形成方法
KR20120119280A (ko) 커패시터
CN109309085A (zh) 集成电路以及其制作方法
CN108807669A (zh) 电容器和具有该电容器的板
KR101380309B1 (ko) 커패시터 및 그 형성 방법
KR20180027269A (ko) 박막 커패시터
KR100414223B1 (ko) 집적 회로 배선의 절연 신뢰성 검사 장치
KR100775107B1 (ko) 커패시터 구조물 및 이의 제조 방법
KR100814440B1 (ko) 커패시터 구조물
US10079109B2 (en) Thin film capacitor
JP4118202B2 (ja) 半導体装置及びその製造方法
US20180130871A1 (en) Capacitor structure and manufacturing method thereof
JP2004273920A (ja) 半導体装置
WO2020260759A1 (en) A capacitor structure
KR20080045278A (ko) 커패시터 구조
KR100613282B1 (ko) 반도체 장치의 캐패시터 및 그의 제조 방법
WO2023181917A1 (ja) 電子部品の製造方法
KR100662504B1 (ko) 반도체 소자의 캐패시터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111101

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee