KR100814440B1 - 커패시터 구조물 - Google Patents

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KR100814440B1
KR100814440B1 KR1020060119018A KR20060119018A KR100814440B1 KR 100814440 B1 KR100814440 B1 KR 100814440B1 KR 1020060119018 A KR1020060119018 A KR 1020060119018A KR 20060119018 A KR20060119018 A KR 20060119018A KR 100814440 B1 KR100814440 B1 KR 100814440B1
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이근봉
김중현
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삼성전자주식회사
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Abstract

커패시터 구조물에서, 커패시터 구조물은 절연막 상에서 서로 이격하도록 교호적으로 배열되고 다수의 오목부 및 볼록부들이 형성된 측면들을 갖는 제1 및 2 도전성 패턴들, 절연막 상에 제1 및 2 도전성 패턴들을 도포하도록 형성되는 층간 절연막 및 층간 절연막 상에서 서로 이격하도록 교호적으로 배열되고, 다수의 오목부 및 볼록부들이 형성된 측면들을 갖는 제3 및 4 도전성 패턴들을 포함한다. 따라서 제1 및 2 도전성 패턴들의 사이와 제3 및 4 도전성 패턴들의 사이에서 형성되는 커패시터들의 정전 용량을 증가시킬 수 있다.

Description

커패시터 구조물{Capacitor structure}
도 1은 종래의 커패시터 구조물을 나타내는 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 커패시터 구조물을 나타내는 평면도이다.
도 3은 도 2의 "A" 부분의 확대도이다.
도 4 내지 6은 도 2에 도시된 커패시터 구조물을 제조하는 방법을 설명하기 위한 평면도들이다.
도 7은 도 6의 "A" 부분의 확대도이다.
도 8은 본 발명의 제2 실시예에 따른 커패시터 구조물을 나타내는 평면도이다.
도 9 내지 10은 도 8에 도시된 커패시터 구조물을 제조하는 방법을 설명하기 위한 평면도들이다.
도 11은 본 발명의 제3 실시예에 따른 커패시터 구조물을 나타내는 평면도이다.
도 12 내지 13은 도 11에 도시된 커패시터 구조물을 제조하는 방법을 설명하기 위한 평면도들이다.
도 14는 본 발명의 제4 실시예에 따른 커패시터 구조물을 나타내는 평면도이 다.
도 15 내지 16은 도 14에 도시된 커패시터 구조물을 제조하는 방법을 나타내는 평면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
1a : 제1 도전성 라인 1b : 제2 도전성 라인
5 : 절연막 10a : 제1 도전성 패턴
10b : 제2 도전성 패턴 15 : 층간 절연막
16a : 제1 콘택 16b : 제2 콘택
20a : 제3 도전성 패턴 20b : 제4 도전성 패턴
본 발명은 커패시터 구조물에 관한 것으로서, 보다 상세하게는 전하를 저장할 수 있는 커패시터 구조물에 관한 것이다.
도 1은 종래의 커패시터 구조물을 나타내는 사시도이다. 도 1에서는 설명의 편의상 커패시터 구조물에서 절연성 부분들을 제외한 나머지 부분들만을 도시하였다. 즉, 도 1에서는 커패시터 구조물의 도전성 부분들만을 도시하였다.
도 1을 참조하면, 종래의 커패시터 구조물은 제1 도전성 패턴(1a)들, 제2 도전성 패턴(1b)들, 제1 콘택(3a)들, 제2 콘택(3b)들, 제3 도전성 패턴(2a)들, 제4 도전성 패턴(2b)들, 제3 콘택(4a)들 및 제4 콘택(4b)들을 포함한다.
제1 도전성 패턴(1a)들 및 제2 도전성 패턴(1b)들은 제1 방향을 따라 연장한다. 제1 도전성 패턴(1a)들 및 제2 도전성 패턴(1b)들은 제1 방향과 실질적으로 수직하는 제2 방향을 따라 서로 이격하도록 교호적으로 배열된다.
제1 도전성 패턴(1a)들은 수직적으로 반복 적층된다. 그리고 제1 도전성 패턴(1a)들은 제1 콘택(3a)들에 의해서 수직적으로 연결된다. 제2 도전성 패턴(1b)들은 수직적으로 반복 적층된다. 그리고 제2 도전성 패턴(1b)들은 제2 콘택(3b)들에 의해서 수직적으로 연결된다.
제1 도전성 패턴(1a)들 및 제2 도전성 패턴(1b)들의 위쪽으로 제3 도전성 패턴(2a) 및 제4 도전성 패턴(2b)들이 위치한다. 제3 도전성 패턴(2a)들 및 제4 도전성 패턴(2b)들은 제1 방향과 실질적으로 수직인 제2 방향을 따라 연장한다. 또한, 제3 도전성 패턴(2a)들 및 제4 도전성 패턴(2b)들은 제1 방향을 따라 서로 이격하도록 교호적으로 배열된다.
제3 도전성 패턴(2a)들은 제3 콘택(4a)들에 의해서 수직적으로 연결된다. 또한 제4 도전성 패턴(2b)들은 제4 콘택(4b)들에 의해서 수직적으로 연결된다. 결과적으로 제1 도전성 패턴(1a)들, 제1 콘택(3a)들, 제3 도전성 패턴(2a)들 및 제3 콘택(4a)들은 제1 전기적 그룹을 형성한다. 또한, 제2 도전성 패턴(1b)들, 제2 콘택(3b)들, 제4 도전성 패턴(2b)들 및 제4 콘택(4b)들은 제1 전기적 그룹과 절연되는 제2 전기적 그룹을 형성한다.
제1 전기적 그룹과 제2 전기적 그룹이 서로 전기적으로 절연되기 때문에 종래의 커패시터 구조물은 제1 커패시터, 제2 커패시터, 제3 커패시터 및 제4 커패시 터를 갖는다. 제1 커패시터는 제1 도전성 패턴(1a) 및 제2 도전성 패턴(1b)의 사이에서 수평적으로 형성된다. 제2 커패시터는 제3 도전성 패턴(2a) 및 제4 도전성 패턴(2b) 사이에서 수평적으로 형성된다. 제3 커패시터는 제1 도전성 패턴(1a) 및 제4 도전성 패턴(2b) 사이에서 수직적으로 형성된다. 제4 커패시터는 제2 도전성 패턴(1b) 및 제3 도전성 패턴(2a) 사이에서 수직적으로 형성된다.
도 2에 도시된 바와 같이 제1 내지 4 도전성 패턴(1a, 1b, 2a, 2b)들은 실질적으로 막대 형상들을 갖는다. 따라서 수평적으로 대응하는 제1 및 2 도전성 패턴(1a, 1b)들의 측면들의 면적들이 실질적으로 작았다. 따라서 제1 커패시터의 정전 용량이 상대적으로 작다는 문제점이 있었다.
또한, 수평적으로 대응하는 제3 및 4 도전성 패턴(2a, 2b)들은 실질적으로 막대 형상들을 갖는다. 따라서 수평적으로 대응하는 제3 및 4 도전성 패턴(2a, 2b)들의 측면들의 면적들이 실질적으로 작았다. 따라서 제2 커패시터의 정전 용량이 상대적으로 작다는 문제점이 있었다.
이와 더불어, 제1 내지 4 도전성 패턴(1a, 1b, 2a, 2b)들이 실질적으로 막대 형상을 갖기 때문에, 제1 내지 4 도전성 패턴(1a, 1b, 2a, 2b)들의 폭들이 실질적으로 작았다.
제1 도전성 패턴(1a), 제2 도전성 패턴(1b), 제3 도전성 패턴(2a) 및 제4 도전성 패턴(2b) 상에 각각 제1 콘택(3a), 제2 콘택(3b), 제3 콘택(4a) 및 제4 콘택(4b)들을 효과적으로 형성할 수 없다는 문제점이 있었다.
본 발명의 목적은 실질적으로 높은 정전 용량을 갖는 커패시터들을 상대적으로 많이 포함하는 커패시터 구조물을 제공하는 것이다.
목적을 달성하기 위한 본 발명의 일 견지에 따르면, 커패시터 구조물은 절연막, 제1 도전성 패턴, 제2 도전성 패턴, 층간 절연막, 제3 도전성 패턴 및 제4 도전성 패턴을 포함한다. 제1 및 2 도전성 패턴들은 절연막 상에서 서로 이격하도록 교호적으로 배열되고, 다수의 오목부 및 볼록부들이 형성된 측면들을 갖는다. 층간 절연막은 절연막 상에 제1 및 2 도전성 패턴들을 도포하도록 형성된다. 제3 및 4 도전성 패턴들은 층간 절연막 상에서 서로 이격하도록 교호적으로 배열되고, 다수의 오목부 및 볼록부들이 형성된 측면들을 갖는다.
제1 도전성 패턴의 측면에 형성된 오목부 및 볼록부는 제1 도전성 패턴과 인근하는 제2 도전성 패턴의 측면에 형성된 볼록부 및 오목부와 각각 수평적으로 대응할 수 있다. 제3 도전성 패턴의 측면에 형성된 오목부 및 볼록부는 제3 도전성 패턴과 인근하는 제4 도전성 패턴의 측면에 형성된 볼록부 및 오목부와 각각 수평적으로 대응할 수 있다.
커패시터 구조물은 제1 도전성 라인 및 제2 도전성 라인을 더 포함할 수 있다. 제1 도전성 라인은 제1 도전성 패턴들의 단부들을 전기적으로 연결한다. 제2 도전성 라인은 제2 도전성 패턴들의 단부들을 전기적으로 연결한다.
이 경우, 커패시터 구조물은 제3 도전성 라인 및 제4 도전성 라인을 더 포함할 수 있다. 제3 도전성 라인은 제3 도전성 패턴들의 단부들을 전기적으로 연결하 고, 제1 도전성 라인과 전기적으로 연결된다. 제4 도전성 라인은 제4 도전성 패턴들의 단부들을 전기적으로 연결하고, 제2 도전성 라인과 전기적으로 연결된다.
커패시터 구조물은 제1 및 2 콘택을 더 포함할 수 있다. 제1 콘택은 제1 및 3 도전성 패턴들이 오버랩 되는 층간 절연막의 부분을 관통하여 제1 및 3 도전성 패턴들을 전기적으로 연결한다. 제2 콘택은 제2 및 4 도전성 패턴들이 오버랩 되는 층간 절연막의 부분을 관통하여 제2 및 4 도전성 패턴들을 전기적으로 연결한다.
제1 및 2 도전성 패턴들은 전체적으로 제1 방향으로 연장하고, 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격하도록 교호적으로 배열되고, 제1 방향과 시계 방향으로 0°를 초과하고 90°미만인 제1 각도를 이루는 제3 방향 및 제1 방향과 시계 반대 방향으로 0°를 초과하고 90°미만인 제2 각도를 이루는 제4 방향으로 교호적으로 연장할 수 있다. 제3 및 4 도전성 패턴들은 제1 및 2 도전성 패턴들의 중심축들에 대하여 각각 좌우 대칭인 형상들을 가질 수 있다.
이 경우, 층간 절연막과 제3 및 4 도전성 패턴들은 반복적으로 적층될 수 있다. 제3 및 4 도전성 패턴들은 적층될 때마다 중심축들에 대하여 대칭되도록 적층될 수 있다. 또한, 커패시터 구조물은 층간 절연막들을 관통하여 제3 도전성 구조물들을 수직적으로 연결시키는 콘택들 및 층간 절연막들을 관통하여 제4 도전성 구조물들을 수직적으로 연결시키는 콘택들을 더 포함할 수 있다.
제1 및 2 도전성 패턴들은 전체적으로 제1 방향으로 연장하고, 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격하도록 교호적으로 배열되고, 제1 방향과 시계 방향으로 0°를 초과하고 90°미만인 제1 각도를 이루는 제3 방향 및 제1 방향과 시계 반대 방향으로 0°를 초과하고 90°미만인 제2 각도를 이루는 제4 방향으로 교호적으로 연장할 수 있다. 제3 및 4 도전성 패턴들은 제1 및 2 도전성 패턴들을 각각 시계 방향으로 0°를 초과하고 180° 미만인 소정의 각도만큼 회전시킨 형상들을 가질 수 있다.
이 경우, 층간 절연막과 제3 및 4 도전성 패턴들은 반복적으로 적층될 수 있다. 제3 및 4 도전성 패턴들은 적층될 때마다 소정의 각도만큼 회전되면서 적층될 수 있다. 또한, 커패시터 구조물은 층간 절연막들을 관통하여 제3 도전성 구조물들을 수직적으로 연결시키는 콘택들 및 층간 절연막들을 관통하여 제4 도전성 구조물들을 수직적으로 연결시키는 콘택들을 더 포함할 수 있다.
제1 및 2 도전성 패턴들은 전체적으로 제1 방향을 따라 연장하고, 제1 방향과 실질적으로 수직하는 제2 방향으로 서로 이격하도록 교호적으로 배열될 수 있다. 제1 도전성 패턴은 서로 이격하는 제1 평탄부들 및 제1 평탄부들을 서로 연결하는 제1 연결부들을 가질 수 있다. 제2 도전성 패턴은 서로 이격하는 제2 평탄부들 및 제2 평탄부들을 서로 연결하는 제2 연결부들을 가질 수 있다. 제3 및 4 도전성 패턴들은 전체적으로 제2 방향으로 연장하도록 제1 및 2 도전성 패턴들을 각각 시계 방향으로 90°회전시킨 형상을 가질 수 있다. 제3 도전성 패턴은 서로 이격하는 제3 평탄부들 및 제3 평탄부들을 서로 연결하는 제3 연결부들을 가질 수 있다. 제4 도전성 패턴은 서로 이격하는 제4 평탄부들 및 제4 평탄부들을 서로 연결하는 제4 연결부들을 가질 수 있다. 제1 및 2 평탄부들은 제3 및 4 평탄부들과 각각 오버랩 될 수 있다.
이 경우, 제1 도전성 패턴의 제1 평탄부 및 제1 연결부는 제1 도전성 패턴과 인근하는 제2 도전성 패턴의 제2 연결부 및 제2 평탄부와 각각 수평적으로 대응할 수 있다. 제3 도전성 패턴의 제3 평탄부 및 제3 연결부는 제3 도전성 패턴과 인근하는 제4 도전성 패턴의 제4 연결부 및 제4 평탄부와 각각 수평적으로 대응할 수 있다. 제1 및 2 평탄부들을 제2 방향으로 제1 폭들을 가질 수 있다. 제1 및 2 연결부들은 제2 방향으로 제1 폭보다 실질적으로 작은 제2 폭들을 가질 수 있다. 제1 및 2 평탄부들의 중심부들의 폭들은 제1 및 2 연결부들과 연결되는 제1 및 2 평탄부들의 단부들의 폭들 보다 실질적으로 클 수 있다. 커패시터 구조물은 제1 콘택 및 제2 콘택을 더 포함할 수 있다. 제1 콘택은 제1 평탄부 및 제3 평탄부가 오버랩 되는 층간 절연막의 부분을 관통하여 제1 평탄부 및 제3 평탄부를 서로 전기적으로 연결시킨다. 제2 콘택은 제2 평탄부 및 제4 평탄부가 오버랩 되는 층간 절연막의 부분을 관통하여 제2 평탄부 및 제4 평탄부를 서로 전기적으로 연결시킨다. 층간 절연막과 제3 및 4 도전성 패턴들은 반복되어 적층될 수 있다. 제3 및 4 도전성 패턴들은 적층될 때마다 시계 방향으로 90°만큼 회전하면서 적층될 수 있다. 커패시터 구조물은 층간 절연막들을 관통하여 제3 도전성 구조물들을 수직적으로 연결시키는 콘택들 및 층간 절연막들을 관통하여 제4 도전성 구조물들을 수직적으로 연결시키는 콘택들을 더 포함할 수 있다.
커패시터 구조물은 제1 및 2 도전성 라인들을 더 포함할 수 있다. 제1 도전성 라인은 홀수 번째로 배열되는 제1 및 2 도전성 패턴들의 단부들을 전기적으로 연결한다. 제2 도전성 라인은 짝수 번째로 배열되는 제1 및 2 도전성 패턴들의 단 부들을 전기적으로 연결한다.
이 경우, 커패시터 구조물은 제3 및 4 도전성 라인들을 더 포함할 수 있다. 제3 도전성 라인은 홀수 번째로 배열되는 제3 및 4 도전성 패턴들의 단부들을 전기적으로 연결하고, 제1 도전성 라인과 전기적으로 연결된다. 제4 도전성 라인은 짝수 번째로 배열되는 제3 및 4 도전성 패턴들의 단부들을 전기적으로 연결하고, 제2 도전성 라인과 전기적으로 연결된다.
커패시터 구조물은 제1 및 2 콘택을 더 포함할 수 있다. 제1 콘택은 홀수 번째로 배열되는 제1 및 2 도전성 패턴들과 홀수 번째로 배열되는 제3 및 4 도전성 패턴들이 오버랩 되는 층간 절연막의 부분들을 관통하여 홀수 번째로 배열되는 제1 및 2 도전성 패턴들과 홀수 번째로 배열되는 제3 및 4 도전성 패턴들을 전기적으로 연결시킨다. 제2 콘택은 짝수 번째로 배열되는 제1 및 2 도전성 패턴들과 짝수 번째로 배열되는 제3 및 4 도전성 패턴들이 오버랩 되는 층간 절연막의 부분들을 관통하여 짝수 번째로 배열되는 제1 및 2 도전성 패턴들과 짝수 번째로 배열되는 제3 및 4 도전성 패턴들을 전기적으로 연결시킨다.
커패시터 구조물은 제1 및 2 도전성 패턴들은 전체적으로 제1 방향을 따라 연장하는 형상들을 가질 있다. 제1 도전성 패턴은 서로 이격하고 제1 폭을 갖는 평탄부들 및 평탄부들을 연결하고 제1 폭보다 실질적으로 작은 제2 폭을 갖는 연결부들을 포함할 수 있다. 제2 도전성 패턴의 폭은 일정하게 유지될 수 있다. 인근하는 두 개의 제1 도전성 패턴들 사이에 위치하는 제2 도전성 패턴의 개수는 적어도 둘일 수 있다. 제1 및 2 도전성 패턴들 사이의 거리 및 제2 도전성 패턴들 사이의 거 리는 일정하게 유지될 수 있다. 제3 및 4 도전성 패턴들은 제1 및 2 도전성 패턴들을 각각 시계 방향을 따라 0°를 초과하고 180°미만인 소정의 각도로 회전시킨 형상을 가질 수 있다.
이 경우, 층간 절연막과 제3 및 4 도전성 패턴들은 반복되어 적층될 수 있다. 제3 및 4 도전성 패턴들은 적층될 때마다 시계 방향으로 0°를 초과하고 180°미만인 소정의 각도로 회전하면서 적층될 수 있다. 그리고 커패시터 구조물은 층간 절연막들을 관통하여 홀수 번째로 배열되는 제3 및 4 도전성 패턴들을 수직적으로 연결시키는 콘택들 및 층간 절연막들을 관통하여 짝수 번째로 배열되는 제3 및 4 도전성 패턴들을 수직적으로 연결시키는 콘택들을 더 포함할 수 있다.
본 발명에 따르면, 커패시터를 이루는 두 도전성 패턴들이 갖는 측면의 면적이 넓어진다. 따라서 도전성 패턴들의 사이에서 형성되는 커패시터들의 정전 용량을 증가시킬 수 있다.
또한, 도전성 패턴이 적어도 하나의 평탄부를 가질 수 있다. 이 경우, 평탄부 상에 콘택이 형성되기 때문에 콘택의 사이즈를 효과적으로 증가시킬 수 있다. 또한, 콘택을 형성하기 위한 식각 공정 또는 포토리소그래피 공정 등을 효과적으로 수행할 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
실시예 1
도 2는 본 발명의 제1 실시예에 따른 커패시터 구조물을 나타내는 평면도이다.
도 2를 참조하면, 커패시터 구조물은 절연막(5), 제1 도전성 패턴(10a), 제2 도전성 패턴(10b), 층간 절연막(15), 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)을 포함한다.
절연막(5)은 실리콘 질화물 또는 실리콘 산화물과 같은 절연성 물질을 포함한다. 제1 및 2 도전성 패턴(10a, 10b)은 구리(Cu: copper), 알루미늄(Al: aluminum) 또는 백금(Pt: platinum)과 같은 금속을 포함할 수 있다. 이 금속들은 단독 또는 혼합하여 사용될 수 있다.
제1 및 2 도전성 패턴(10a, 10b)들은 절연막(5) 상에서 전체적으로 제1 방향을 따라 연장하는 지그재그 형상들을 갖는다. 구체적으로 제1 및 2 도전성 패턴(10a, 10b)들은 제1 방향과 시계 방향으로 제1 각도(θ1)를 이루는 제3 방향 및 제1 방향과 시계 반대 방향으로 제2 각도(θ2)를 이루는 제4 방향으로 교호적으로 연장한다. 여기서 상기 제1 및 2 각도(θ1, θ2)들은 0°를 초과하고 90°미만일 수 있다. 그러나 설명의 편의상 도 2에서는 상기 제1 및 2 각도들이 약 45°로 도시된다.
도 2에 도시된 바와 같이 제1 도전성 패턴(10a)의 측면에 형성되는 오목부는 제2 도전성 패턴(10b)의 측면에 형성되는 볼록부와 수평적으로 대응한다. 또한, 제1 도전성 패턴(10a)의 측면에 형성되는 볼록부는 제2 도전성 패턴(10b)의 측면에 형성되는 오목부와 수평적으로 대응한다. 이 경우, 절연막(5) 상에 형성되는 제1 및 2 도전성 패턴(10a, 10b)들의 개수들이 증가될 수 있다.
그리고 제1 도전성 패턴(10a)들은 제1 도전성 패턴(10a)들의 단부들과 연결되는 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결될 수 있다. 제2 도전성 패턴(10b)들은 제2 도전성 패턴(10b)들의 단부들과 연결되는 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다.
즉, 제1 도전성 패턴(10a)들은 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 또한 제2 도전성 패턴(10b)들은 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 그러나 제1 도전성 패턴(10a)들은 제2 도전성 패턴(10b)들로부터 전기적으로 절연된다.
절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 도포하도록 층간 절연막(15)이 제공된다. 층간 절연막(15)은 실리콘 질화물 또는 실리콘 산화물과 같은 절연성 물질을 포함할 수 있다.
상술한 바와 같이 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)은 서로 전기적으로 절연된다. 또한, 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)의 사이의 공간은 층간 절연막(15)으로 채워진다. 따라서 제1 도전성 패턴(10a), 층간 절연막(15) 및 제2 도전성 패턴(10b)은 수평적으로 커패시터를 이룬다.
층간 절연막(15)을 관통하여 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)과 전기적으로 각각 연결되는 제1 콘택(16a)들 및 제2 콘택(16b)들이 제공된다. 제1 및 2 콘택(16a, 16b)들은 텅스텐(W : tungsten) 또는 구리(Cu : copper)와 같은 금속을 포함할 수 있다. 이 금속들은 단독 또는 혼합하여 사용될 수 있다.
구체적으로 제1 콘택(16a)은 제1 도전성 패턴(10a)과 후속하여 형성되는 제3 도전성 패턴(20a)이 오버랩 되는 층간 절연막(15)의 부분을 관통하여 형성된다. 그리고 제2 콘택(16b)은 제2 도전성 패턴(10b)과 후속하여 형성되는 제4 도전성 패턴(20a)이 오버랩 되는 층간 절연막(15)의 부분을 관통하여 형성된다.
층간 절연막(15) 상에 제3 및 4 도전성 패턴(20a, 20b)들이 제공된다. 제3 및 4 도전성 패턴(20a, 20b)들은 제1 및 2 도전성 패턴(10a, 10b)들에 포함된 도전성 물질과 실질적으로 동일한 도전성 물질을 포함할 수 있다.
제3 도전성 패턴(20a)은 제1 도전성 패턴(10a)을 제1 도전성 패턴(10a)의 중심축에 대하여 대칭시킨 형상을 갖는다. 그리고 제4 도전성 패턴(20b)은 제2 도전성 패턴(10b)을 제2 도전성 패턴(10b)의 중심축에 대하여 대칭시킨 형상을 갖는다. 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)은 제2 방향을 따라 이격하도록 교 호적으로 배열된다.
제3 도전성 패턴(20a)의 측면에 형성되는 오목부는 제4 도전성 패턴(20b)의 측면에 형성되는 볼록부와 수평적으로 대응한다. 또한, 제3 도전성 패턴(20a)의 측면에 형성되는 볼록부는 제4 도전성 패턴(20b)의 측면에 형성되는 오목부와 수평적으로 대응한다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들의 개수들이 증가될 수 있다.
여기서 제1 콘택(16a)들에 의해서 제1 도전성 패턴(10a)들 및 제3 도전성 패턴(20a)들은 서로 전기적으로 연결된다. 그리고 제2 콘택(16b)들에 의해서 제2 도전성 패턴(10b)들 및 제4 도전성 패턴(20b)들은 서로 전기적으로 연결된다.
이와 다르게 제1 콘택(16a)들을 형성하지 않을 수 있다. 이 경우, 제3 도전성 패턴(20a)들의 단부들을 전기적으로 연결하는 제3 도전성 라인을 형성한 후 제3 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 제2 콘택(16b)들을 형성하지 않을 수 있다. 이 경우, 제4 도전성 패턴(20b)들의 단부들을 전기적으로 연결하는 제4 도전성 라인을 형성한 후 제4 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
제1 도전성 패턴(10a)들은 제4 도전성 패턴(20a)들과 전기적으로 연결되지 않는다. 그리고 제2 도전성 패턴(10b)들은 제3 도전성 패턴(20a)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 제1 및 3 도전성 패턴(10a, 20a)들이 제1 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 제2 및 4 도전 성 패턴(10b, 20b)들은 제1 전기적 그룹과 절연되는 제2 전기적 그룹을 형성한다.
도 3은 도 2의 "A" 부분의 확대도이다.
도 3을 참조하면, 제3 도전성 패턴(20a) 아래에는 층간 절연막(15) 및 제2 도전성 패턴(10b)이 순차적으로 위치한다. 그리고 제4 도전성 패턴(20b)의 아래에는 층간 절연막(15) 및 제1 도전성 패턴(10a)이 순차적으로 위치한다.
상술한 바와 같이 제3 도전성 패턴(20a)이 제2 도전성 패턴(10b)과 전기적으로 절연되기 때문에 제3 도전성 패턴(20a), 층간 절연막(15) 및 제2 도전성 패턴(10b)은 수직적으로 커패시터 구조를 이룬다.
그리고 제4 도전성 패턴(20b)이 제1 도전성 패턴(10a)과 전기적으로 절연되기 때문에 제4 도전성 패턴(20b), 층간 절연막(15) 및 제1 도전성 패턴(10a)도 수직적으로 커패시터 구조를 이룬다.
상술한 바와 같이, 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 한번 적층될 수 있다. 그러나 이와 다르게 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 적어도 두 번 적층될 수 있다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들이 적층될 때마다 제3 및 4 도전성 패턴(20a, 20b)들은 좌우 대칭이 되어 적층된다. 또한, 콘택 또는 도전성 라인도 반복적으로 제공될 수 있다.
이하, 도 2에 도시된 커패시터 구조물을 제조하는 방법을 설명한다.
도 4 내지 6은 도 2에 도시된 커패시터 구조물을 제조하는 방법을 설명하기 위한 평면도들이다.
도 4를 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 형성 한다. 예를 들어, 제1 및 2 도전성 패턴(10a, 10b)은 구리(Cu: copper), 알루미늄(Al: aluminum) 또는 백금(Pt: platinum)과 같은 금속을 사용하여 형성할 수 있다. 이 금속들은 단독 또는 혼합하여 사용될 수 있다.
제1 및 2 도전성 패턴(10a, 10b)들은 절연막(5) 상에서 전체적으로 제1 방향을 따라 연장하는 지그재그 형상들을 갖는다. 구체적으로 제1 및 2 도전성 패턴(10a, 10b)들은 제1 방향과 시계 방향으로 제1 각도(θ1)를 이루는 제3 방향 및 제1 방향과 시계 반대 방향으로 제2 각도(θ2)를 이루는 제4 방향으로 교호적으로 연장한다. 여기서 상기 제1 및 2 각도(θ1, θ2)들은 0°를 초과하고 90°미만일 수 있다. 그러나 설명의 편의상 도 4에서는 상기 제1 및 2 각도들이 약 45°로 도시된다.
도 4에 도시된 바와 같이 제1 도전성 패턴(10a)의 측면에 형성되는 오목부는 제2 도전성 패턴(10b)의 측면에 형성되는 볼록부와 수평적으로 대응한다. 또한, 제1 도전성 패턴(10a)의 측면에 형성되는 볼록부는 제2 도전성 패턴(10b)의 측면에 형성되는 오목부와 수평적으로 대응한다. 이 경우, 절연막(5) 상에 형성되는 제1 및 2 도전성 패턴(10a, 10b)들의 개수들이 증가될 수 있다.
그리고 제1 도전성 패턴(10a)들은 제1 도전성 패턴(10a)들의 단부들과 연결되는 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결될 수 있다. 여기서, 제1 도전성 라인(1a)은 제1 도전성 패턴(10a)들과 일체로 형성될 수 있다. 이와 다르게 제1 도전성 라인(1a)은 제1 도전성 패턴(10a)들과 서로 다른 공정에 의해서 형성될 수도 있다.
제2 도전성 패턴(10b)들은 제2 도전성 패턴(10b)들의 단부들과 연결되는 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 여기서, 제2 도전성 라인(1b)은 제2 도전성 패턴(10b)들과 일체로 형성될 수 있다. 이와 다르게 제2 도전성 라인(1b)은 제2 도전성 패턴(10b)들과 서로 다른 공정에 의해서 형성될 수도 있다.
즉, 제1 도전성 패턴(10a)들은 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 또한 제2 도전성 패턴(10b)들은 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 그러나 제1 도전성 패턴(10a)들은 제2 도전성 패턴(10b)들로부터 전기적으로 절연된다.
도 5를 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 도포하도록 층간 절연막(15)을 형성한다. 층간 절연막(15)은 실리콘 질화물 또는 실리콘 산화물과 같은 절연성 물질을 사용하여 형성할 수 있다.
상술한 바와 같이 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)은 서로 전기적으로 절연된다. 또한, 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)의 사이의 공간은 층간 절연막(15)으로 채워진다. 따라서 제1 도전성 패턴(10a), 층간 절연막(15) 및 제2 도전성 패턴(10b)은 수평적으로 커패시터를 이룬다.
층간 절연막(15)을 형성한 후, 층간 절연막(15)을 관통하여 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)과 전기적으로 각각 연결되는 제1 콘택(16a)들 및 제2 콘택(16b)들을 형성한다. 제1 및 2 콘택(16a, 16b)들은 텅스텐(W : tungsten) 또는 구리(Cu : copper)와 같은 금속을 포함할 수 있다. 이 금속들은 단독 또는 혼합하여 사용될 수 있다.
구체적으로 제1 콘택(16a)은 제1 도전성 패턴(10a)과 후속하여 형성되는 제3 도전성 패턴(20a : 도 6 참조)이 오버랩(overlap)되는 층간 절연막(15)의 부분을 관통하여 형성된다. 그리고 제2 콘택(16b)은 제2 도전성 패턴(10b)과 후속하여 형성되는 제4 도전성 패턴(20a : 도 6 참조)이 오버랩(overlap)되는 층간 절연막(15)의 부분을 관통하여 형성된다.
도 6을 참조하면, 층간 절연막(15) 상에 제3 및 4 도전성 패턴(20a, 20b)들을 형성한다. 제3 및 4 도전성 패턴(20a, 20b)들은 제1 및 2 도전성 패턴(10a, 10b)들에 포함된 도전성 물질과 실질적으로 동일한 도전성 물질을 포함할 수 있다.
제3 도전성 패턴(20a)은 제1 도전성 패턴(10a)과 제1 방향에 대해서 대칭을 이룬다. 그리고 제4 도전성 패턴(20b)은 제2 도전성 패턴(10b)과 제1 방향에 대해서 대칭을 이룬다.
제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)은 실질적으로 동일한 형상들을 갖는다. 그리고 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)은 제2 방향을 따라 이격하도록 교호적으로 배열된다.
도 6에 도시된 바와 같이 제3 도전성 패턴(20a)의 측면에 형성되는 오목부는 제4 도전성 패턴(20b)의 측면에 형성되는 볼록부와 수평적으로 대응한다. 또한, 제3 도전성 패턴(20a)의 측면에 형성되는 볼록부는 제4 도전성 패턴(20b)의 측면에 형성되는 오목부와 수평적으로 대응한다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들의 개수들이 증가될 수 있다.
여기서 제1 콘택(16a)들에 의해서 제1 도전성 패턴(10a)들 및 제3 도전성 패턴(20a)들은 서로 전기적으로 연결된다. 그리고 제2 콘택(16b)들에 의해서 제2 도전성 패턴(10b)들 및 제4 도전성 패턴(20b)들은 서로 전기적으로 연결된다.
이와 다르게 제1 콘택(16a)들을 형성하지 않을 수 있다. 이 경우, 제3 도전성 패턴(20a)들의 단부들을 전기적으로 연결하는 제3 도전성 라인을 형성한 후 제3 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 제2 콘택(16b)들을 형성하지 않을 수 있다. 이 경우, 제4 도전성 패턴(20b)들의 단부들을 전기적으로 연결하는 제4 도전성 라인을 형성한 후 제4 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
제1 도전성 패턴(10a)들은 제4 도전성 패턴(20a)들과 전기적으로 연결되지 않는다. 그리고 제2 도전성 패턴(10b)들은 제3 도전성 패턴(20a)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 제1 및 3 도전성 패턴(10a, 20a)들이 제1 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 제2 및 4 도전성 패턴(10b, 20b)들은 제1 전기적 그룹과 절연되는 제2 전기적 그룹을 형성한다.
도 7은 도 6의 "A" 부분의 확대도이다.
도 7을 참조하면, 제3 도전성 패턴(20a) 아래에는 층간 절연막(15) 및 제2 도전성 패턴(10b)이 순차적으로 위치한다. 그리고 제4 도전성 패턴(20b)의 아래에는 층간 절연막(15) 및 제1 도전성 패턴(10a)이 순차적으로 위치한다.
상술한 바와 같이 제3 도전성 패턴(20a)이 제2 도전성 패턴(10b)과 전기적으로 절연되기 때문에 제3 도전성 패턴(20a), 층간 절연막(15) 및 제2 도전성 패턴(10b)은 수직적으로 커패시터 구조를 이룬다.
그리고 제4 도전성 패턴(20b)이 제1 도전성 패턴(10a)과 전기적으로 절연되기 때문에 제4 도전성 패턴(20b), 층간 절연막(15) 및 제1 도전성 패턴(10a)도 수직적으로 커패시터 구조를 이룬다.
상술한 바와 같이, 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 한번 적층될 수 있다. 그러나 이와 다르게 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 적어도 두 번 적층될 수 있다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들이 적층될 때마다 제3 및 4 도전성 패턴(20a, 20b)들은 좌우 대칭이 되어 적층된다. 또한, 콘택 또는 도전성 라인을 형성하는 공정들도 반복적으로 수행될 수 있다.
실시예 2
도 8은 본 발명의 제2 실시예에 따른 커패시터 구조물을 나타내는 평면도이다.
도 8을 참조하면, 커패시터 구조물은 절연막(5), 제1 도전성 패턴(10a), 제2 도전성 패턴(10b), 층간 절연막(15), 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)을 포함한다.
절연막(5), 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)은 도 2에 도시된 절연막(5), 제1 도전성 패턴(10a) 및 제2 도전성 패턴(10b)과 실질적으로 동일하다. 따라서 더 이상의 설명은 생략한다.
층간 절연막(15) 상에 제3 및 4 도전성 패턴(20a, 20b)들이 제공된다. 구체적으로 제3 도전성 패턴(20a)은 제1 도전성 패턴(10a)을 시계 방향으로 제3 각도(θ3) 만큼 회전시킴으로서 형성되는 형상을 갖는다. 그리고 제4 도전성 패턴(20a)은 제2 도전성 패턴(20a)을 시계 방향으로 제3 각도(θ3) 만큼 회전시킴으로서 형성되는 형상을 갖는다.
제3 각도(θ3)는 0°를 초과하고 180° 미만일 수 있다. 그러나 설명의 편의상 도 11에서 제3 각도(θ3)는 90°로 도시된다. 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)은 제2 방향으로 이격하도록 교호적으로 배열된다.
제3 도전성 패턴(20a)의 측면에 형성되는 오목부는 제4 도전성 패턴(20b)의 측면에 형성되는 볼록부와 수평적으로 대응한다. 또한, 제3 도전성 패턴(20a)의 측면에 형성되는 볼록부는 제4 도전성 패턴(20b)의 측면에 형성되는 오목부와 수평적으로 대응한다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들의 개수들이 증가될 수 있다.
비록 도시하지는 않았지만, 층간 절연막(15)을 관통하여 제1 도전성 패턴(10a) 및 제3 도전성 패턴(20a)을 연결시키는 제1 콘택 및 제2 도전성 패턴(10b) 및 제4 도전성 패턴(20a)을 연결시키는 제2 콘택이 제공될 수 있다.
상기 제1 콘택은 제1 도전성 패턴(10a) 및 제3 도전성 패턴(20a)이 오버랩 되는 층간 절연막(15)의 부분을 관통하여 제공될 수 있다. 그리고 상기 제2 콘택은 제2 도전성 패턴(10b) 및 제4 도전성 패턴(20b)이 오버랩 되는 층간 절연막(15)의 부분을 관통하여 제공될 수 있다.
이와 다르게 제1 콘택들이 형성되지 않을 수 있다. 이 경우, 제3 도전성 패턴(20a)들의 단부들을 전기적으로 연결하는 제3 도전성 라인을 형성한 후 제3 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 상기 제2 콘택들을 형성하지 않을 수 있다. 이 경우, 제4 도전성 패턴(20b)들의 단부들을 전기적으로 연결하는 제4 도전성 라인을 형성한 후 제4 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
제1 도전성 패턴(10a)들은 제4 도전성 패턴(20a)들과 전기적으로 연결되지 않는다. 그리고 제2 도전성 패턴(10b)들은 제3 도전성 패턴(20a)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 제1 및 3 도전성 패턴(10a, 20a)들은 제1 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 제2 및 4 도전성 패턴(10b, 20b)들은 제1 전기적 그룹과 절연되는 제2 전기적 그룹을 형성한다.
상술한 바와 같이, 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 한번 적층될 수 있다. 그러나 이와 다르게 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 적어도 두 번 적층될 수 있다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들이 적층될 때마다 시계 방향으로 0°를 초과하고 180° 미만인 소정의 각도로 회전되어 적층된다. 또한, 콘택 또는 도전성 라인도 반복적으로 제공될 수 있다.
이하, 도 8에 도시된 커패시터 구조물을 제조하는 방법을 설명한다.
도 9 내지 10은 도 8에 도시된 커패시터 구조물을 제조하는 방법을 설명하기 위한 평면도들이다.
도 9를 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 형성한다. 여기서 제1 및 2 도전성 패턴(10a, 10b)들은 도 2 및 3에 도시된 제1 및 2 도전성 패턴(10a, 10b)들과 실질적으로 동일하다. 따라서 더 이상의 설명은 생략한다.
도 10을 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 도포하도록 층간 절연막(15)을 형성한다. 이어서, 층간 절연막(15) 상에 제3 및 4 도전성 패턴(20a, 20b)들을 형성한다.
구체적으로 제3 도전성 패턴(20a)은 제1 도전성 패턴(10a)을 시계 방향으로 제3 각도(θ3) 만큼 회전시킴으로서 형성되는 형상을 갖는다. 그리고 제4 도전성 패턴(20a)은 제2 도전성 패턴(20a)을 시계 방향으로 제3 각도(θ3) 만큼 회전시킴으로서 형성되는 형상을 갖는다.
제3 각도(θ3)는 0°를 초과하고 180° 미만일 수 있다. 그러나 설명의 편의상 도 11에서 제3 각도(θ3)는 90°로 도시된다. 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)은 제2 방향으로 이격하도록 교호적으로 배열된다.
도 10에 도시된 바와 같이 제3 도전성 패턴(20a)의 측면에 형성되는 오목부 는 제4 도전성 패턴(20b)의 측면에 형성되는 볼록부와 수평적으로 대응한다. 또한, 제3 도전성 패턴(20a)의 측면에 형성되는 볼록부는 제4 도전성 패턴(20b)의 측면에 형성되는 오목부와 수평적으로 대응한다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들의 개수들이 증가될 수 있다.
비록 도시하지는 않았지만, 층간 절연막(15)을 관통하여 제1 도전성 패턴(10a) 및 제3 도전성 패턴(20a)을 연결시키는 제1 콘택 및 제2 도전성 패턴(10b) 및 제4 도전성 패턴(20a)을 연결시키는 제2 콘택이 형성될 수 있다.
상기 제1 콘택은 제1 도전성 패턴(10a) 및 제3 도전성 패턴(20a)이 오버랩 되는 층간 절연막(15)의 부분을 관통하여 형성될 수 있다. 그리고 상기 제2 콘택은 제2 도전성 패턴(10b) 및 제4 도전성 패턴(20b)이 오버랩 되는 층간 절연막(15)의 부분을 관통하여 형성될 수 있다. 상기 제1 및 2 콘택들을 형성하기 위한 공정들은 도 5 및 6에서 설명된 공정들과 실질적으로 유사하다.
이와 다르게 상기 제1 콘택들을 형성하지 않을 수 있다. 이 경우, 제3 도전성 패턴(20a)들의 단부들을 전기적으로 연결하는 제3 도전성 라인을 형성한 후 제3 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 상기 제2 콘택들을 형성하지 않을 수 있다. 이 경우, 제4 도전성 패턴(20b)들의 단부들을 전기적으로 연결하는 제4 도전성 라인을 형성한 후 제4 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
제1 도전성 패턴(10a)들은 제4 도전성 패턴(20a)들과 전기적으로 연결되지 않는다. 그리고 제2 도전성 패턴(10b)들은 제3 도전성 패턴(20a)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 제1 및 3 도전성 패턴(10a, 20a)들은 제1 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 제2 및 4 도전성 패턴(10b, 20b)들은 제1 전기적 그룹과 절연되는 제2 전기적 그룹을 형성한다.
상술한 바와 같이, 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 한번 적층될 수 있다. 그러나 이와 다르게 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 적어도 두 번 적층될 수 있다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들이 적층될 때마다 시계 방향으로 0°를 초과하고 180° 미만인 소정의 각도로 회전되어 적층된다. 또한, 콘택 또는 도전성 라인을 형성하는 공정들도 반복적으로 수행될 수 있다.
실시예 3
도 11은 본 발명의 제3 실시예에 따른 커패시터 구조물을 나타내는 평면도이다.
도 11을 참조하면, 커패시터 구조물은 절연막(5), 제1 도전성 패턴(10a), 제2 도전성 패턴(10b), 층간 절연막(15), 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)을 포함한다.
제1 및 2 도전성 패턴(10a, 10b)들은 절연막(5) 상에서 전체적으로 제1 방향을 따라 연장하는 형상들을 갖는다. 또한, 제1 및 2 도전성 패턴(10a, 10b)들은 제1 방향과 실질적으로 수직하는 제2 방향으로 서로 이격하도록 교호적으로 배열된 다.
제1 도전성 패턴(10a)은 제1 평탄부(10a')들 및 제1 연결부(10a'')들을 갖는다. 제1 평탄부(10a')들은 제1 방향을 따라 서로 이격된다. 제1 연결부(10a'')들은 제1 평탄부(10a')들을 서로 연결한다. 제1 평탄부(10a')는 제2 방향으로 제1 폭을 갖는다. 또한 제1 평탄부(10a')는 제1 도전성 패턴(10a)의 중심축에 대하여 실질적으로 대칭일 수 있다. 제1 평탄부(10a')의 측면은 소정의 각도도 절곡될 수 있다. 따라서 제1 연결부(10a')와 연결되는 제1 평탄부(10a')의 단부의 폭은 제1 평탄부(10a')의 중심부의 폭보다 실질적으로 작다. 예를 들어 상기 소정의 각도는 약 90°일 수 있다.
상술한 바와 같이 제1 평탄부(10a')의 측면에 형성된 절곡부의 개수는 하나이다. 그러나 상기 절곡부의 개수는 적어도 둘일 수 있다. 절곡부의 개수가 증가하는 경우, 절곡부의 내각은 증가한다. 따라서 제1 평탄부(10b')의 형상을 실질적으로 원형에 가까워진다.
상술한 바와 같이 제1 연결부(10a'')는 제1 평탄부(10a')들을 서로 연결한다. 제1 연결부(10a'')는 제2 방향으로 상기 제1 폭보다 실질적으로 작은 제2 폭을 갖는다. 예를 들어, 제1 연결부(10a'')는 실질적인 막대 형상을 가질 수 있다.
제2 도전성 패턴(10b)은 제2 평탄부(10b')들 및 제2 연결부(10b'')들을 갖는다. 제2 평탄부(10b')들은 제1 방향을 따라 서로 이격되어 배열된다. 제2 연결부(10b'')들은 제2 평탄부(10b')들을 서로 연결한다.
제2 평탄부(10b')는 제2 방향으로 제1 폭을 갖는다. 또한 제2 평탄부(10b') 는 제2 도전성 패턴(10b)의 중심축에 대하여 실질적으로 대칭일 수 있다. 제2 평탄부(10b')의 측면은 소정의 각도로 절곡될 수 있다. 따라서 제2 연결부(10b')와 연결되는 제2 평탄부(10b')의 단부의 폭은 제2 평탄부(10b')의 중심부의 폭보다 실질적으로 작다. 상기 소정의 각도는 약 90°일 수 있다.
상술한 바와 같이 제2 평탄부(10b')의 측면에 형성된 절곡부의 개수는 하나이다. 그러나 상기 절곡부의 개수는 적어도 둘일 수 있다. 절곡부의 개수가 증가하는 경우, 절곡부의 내각은 증가한다. 따라서 제2 평탄부(10b')의 형상을 실질적으로 원형에 가까워진다.
상술한 바와 같이 제2 연결부(10b'')는 제2 평탄부(10b')들을 서로 연결한다. 제2 연결부(10b'')는 제2 방향으로 상기 제1 폭보다 실질적으로 작은 제2 폭을 갖는다. 예를 들어, 제2 연결부(10b'')는 실질적인 막대 형상을 가질 수 있다.
제1 도전성 패턴(10a)의 제1 평탄부(10a')는 제2 도전성 패턴(10b)의 제2 연결부(10b'')와 수평적으로 대응한다. 또한, 제1 도전성 패턴(10a)의 제1 연결부(10a'')는 제2 도전성 패턴(10b)의 제2 평탄부(10b')와 수평적으로 대응한다. 이 경우, 절연막(5) 상에 형성되는 제1 및 2 도전성 패턴(10a, 10b)들의 개수들이 증가될 수 있다.
제1 도전성 패턴(10a)들은 제1 도전성 패턴(10a)들의 단부들과 연결되는 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결될 수 있다. 제2 도전성 패턴(10b)들은 제2 도전성 패턴(10b)들의 단부들과 연결되는 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다.
즉, 제1 도전성 패턴(10a)들은 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 또한 제2 도전성 패턴(10b)들은 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 그러나 제1 도전성 패턴(10a)들은 제2 도전성 패턴(10b)들로부터 전기적으로 절연된다.
절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 도포하도록 층간 절연막(15)이 제공된다. 층간 절연막(15) 상에 제3 및 4 도전성 패턴(20a, 20b)들이 제공된다. 제3 도전성 패턴은 제3 평탄부(20a')와 제3 연결부(20a'')를 포함한다. 그리고 제4 도전성 패턴은 제4 평탄부(20b')와 제4 연결부(20b'')를 포함한다.
제3 도전성 패턴(20a)은 제1 도전성 패턴(10a)을 평탄부들이 오버랩 되도록 약 90°회전시킨 형상을 갖는다. 따라서 제3 평탄부(20a') 및 제3 연결부(20a'')는 제1 평탄부(10a') 및 제1 연결부(10a'')는 각각 수직적으로 대응한다.
제4 도전성 패턴(20b)은 제2 도전성 패턴(10b)을 평탄부들이 오버랩 되도록 약 90°회전시킨 형상을 갖는다. 따라서 제4 평탄부(20b') 및 제4 연결부(20b'')는 제2 평탄부(10b') 및 제2 연결부(10b'')는 수직적으로 각각 대응한다.
비록 도시하지는 않았지만, 층간 절연막(15)을 관통하여 제1 도전성 패턴(10a) 및 제3 도전성 패턴(20a)을 연결시키는 제1 콘택 및 제2 도전성 패턴(10b) 및 제4 도전성 패턴(20a)을 연결시키는 제2 콘택이 형성될 수 있다.
구체적으로 제1 콘택은 제1 평탄부(10a') 및 제3 평탄부(20a')가 오버랩되는 층간 절연막(15)의 부분을 관통하여 형성될 수 있다. 그리고 제2 콘택은 제2 평탄부(10a'') 및 제4 평탄부(20b'')가 오버랩되는 층간 절연막(15)의 부분을 관통하여 형성될 수 있다.
이 경우, 실질적으로 넓은 면적들을 갖는 제1 평탄부(10a') 및 제2 평탄부(10b') 상에 제1 콘택 및 제2 콘택을 각각 형성하기 때문에 제1 콘택 및 제2 콘택의 크기들을 증가시킬 수 있다. 따라서 제1 콘택 및 제2 콘택을 형성하는 공정을 보다 수월하게 진행할 수 있다.
이와 다르게 상기 제1 콘택들을 형성하지 않을 수 있다. 이 경우, 제3 도전성 패턴(20a)들의 단부들을 전기적으로 연결하는 제3 도전성 라인을 형성한 후 제3 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 상기 제2 콘택들을 형성하지 않을 수 있다. 이 경우, 제4 도전성 패턴(20b)들의 단부들을 전기적으로 연결하는 제4 도전성 라인을 형성한 후 제4 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
제1 도전성 패턴(10a)들은 제4 도전성 패턴(20a)들과 전기적으로 연결되지 않는다. 그리고 제2 도전성 패턴(10b)들은 제3 도전성 패턴(20a)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 제1 및 3 도전성 패턴(10a, 20a)들은 제1 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 제2 및 4 도전성 패턴(10b, 20b)들은 제1 전기적 그룹과 절연되는 제2 전기적 그룹을 형성한다.
상술한 바와 같이, 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 한번 적층될 수 있다. 그러나 이와 다르게 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 적어도 두 번 적층될 수 있다. 이 경우, 제3 및 4 도전성 패 턴(20a, 20b)들이 적층될 때마다 평탄부들이 오버랩 되도록 시계 방향으로 약 90°회전되어 적층된다. 또한, 콘택 또는 도전성 라인도 반복적으로 제공될 수 있다.
이하, 도 11에 도시된 커패시터 구조물을 제조하는 방법을 설명한다.
도 12 내지 13은 도 11에 도시된 커패시터 구조물을 제조하는 방법을 설명하기 위한 평면도들이다.
도 12를 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 형성한다. 제1 및 2 도전성 패턴(10a, 10b)들은 절연막(5) 상에서 전체적으로 제1 방향을 따라 연장하는 형상들을 갖는다. 또한, 제1 및 2 도전성 패턴(10a, 10b)들은 제1 방향과 실질적으로 수직하는 제2 방향으로 서로 이격하도록 교호적으로 배열된다.
제1 도전성 패턴(10a)은 제1 평탄부(10a')들 및 제1 연결부(10a'')들을 갖는다. 제1 평탄부(10a')들은 제1 방향을 따라 서로 이격된다. 제1 연결부(10a'')들은 제1 평탄부(10a')들을 서로 연결한다. 제1 평탄부(10a')는 제2 방향으로 제1 폭을 갖는다. 또한 제1 평탄부(10a')는 제1 도전성 패턴(10a)의 중심축에 대하여 실질적으로 대칭일 수 있다. 제1 평탄부(10a')의 측면은 소정의 각도도 절곡될 수 있다. 따라서 제1 연결부(10a')와 연결되는 제1 평탄부(10a')의 단부의 폭은 제1 평탄부(10a')의 중심부의 폭보다 실질적으로 작다. 예를 들어 상기 소정의 각도는 약 90°일 수 있다.
상술한 바와 같이 제1 평탄부(10a')의 측면에 형성된 절곡부의 개수는 하나이다. 그러나 상기 절곡부의 개수는 적어도 둘일 수 있다. 절곡부의 개수가 증가하 는 경우, 절곡부의 내각은 증가한다. 따라서 제1 평탄부(10b')의 형상을 실질적으로 원형에 가까워진다.
상술한 바와 같이 제1 연결부(10a'')는 제1 평탄부(10a')들을 서로 연결한다. 제1 연결부(10a'')는 제2 방향으로 상기 제1 폭보다 실질적으로 작은 제2 폭을 갖는다. 예를 들어, 제1 연결부(10a'')는 실질적인 막대 형상을 가질 수 있다.
제2 도전성 패턴(10b)은 제2 평탄부(10b')들 및 제2 연결부(10b'')들을 갖는다. 제2 평탄부(10b')들은 제1 방향을 따라 서로 이격되어 배열된다. 제2 연결부(10b'')들은 제2 평탄부(10b')들을 서로 연결한다.
제2 평탄부(10b')는 제2 방향으로 제1 폭을 갖는다. 또한 제2 평탄부(10b')는 제2 도전성 패턴(10b)의 중심축에 대하여 실질적으로 대칭일 수 있다. 제2 평탄부(10b')의 측면은 소정의 각도로 절곡될 수 있다. 따라서 제2 연결부(10b')와 연결되는 제2 평탄부(10b')의 단부의 폭은 제2 평탄부(10b')의 중심부의 폭보다 실질적으로 작다. 상기 소정의 각도는 약 90°일 수 있다.
상술한 바와 같이 제2 평탄부(10b')의 측면에 형성된 절곡부의 개수는 하나이다. 그러나 상기 절곡부의 개수는 적어도 둘일 수 있다. 절곡부의 개수가 증가하는 경우, 절곡부의 내각은 증가한다. 따라서 제2 평탄부(10b')의 형상을 실질적으로 원형에 가까워진다.
상술한 바와 같이 제2 연결부(10b'')는 제2 평탄부(10b')들을 서로 연결한다. 제2 연결부(10b'')는 제2 방향으로 상기 제1 폭보다 실질적으로 작은 제2 폭을 갖는다. 예를 들어, 제2 연결부(10b'')는 실질적인 막대 형상을 가질 수 있다.
도 12에 도시된 바와 같이 제1 도전성 패턴(10a)의 제1 평탄부(10a')는 제2 도전성 패턴(10b)의 제2 연결부(10b'')와 수평적으로 대응한다. 또한, 제1 도전성 패턴(10a)의 제1 연결부(10a'')는 제2 도전성 패턴(10b)의 제2 평탄부(10b')와 수평적으로 대응한다. 이 경우, 절연막(5) 상에 형성되는 제1 및 2 도전성 패턴(10a, 10b)들의 개수들이 증가될 수 있다.
제1 도전성 패턴(10a)들은 제1 도전성 패턴(10a)들의 단부들과 연결되는 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결될 수 있다. 여기서, 제1 도전성 라인(1a)은 제1 도전성 패턴(10a)들과 일체로 형성될 수 있다. 이와 다르게 제1 도전성 라인(1a)은 제1 도전성 패턴(10a)들과 서로 다른 공정에 의해서 형성될 수도 있다.
제2 도전성 패턴(10b)들은 제2 도전성 패턴(10b)들의 단부들과 연결되는 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 여기서, 제2 도전성 라인(1b)은 제2 도전성 패턴(10b)들과 일체로 형성될 수 있다. 이와 다르게 제2 도전성 라인(1b)은 제2 도전성 패턴(10b)들과 서로 다른 공정에 의해서 형성될 수도 있다.
즉, 제1 도전성 패턴(10a)들은 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 또한 제2 도전성 패턴(10b)들은 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 그러나 제1 도전성 패턴(10a)들은 제2 도전성 패턴(10b)들로부터 전기적으로 절연된다.
도 13을 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 도 포하도록 층간 절연막(15)을 형성한다. 층간 절연막(15) 상에 제3 및 4 도전성 패턴(20a, 20b)들을 형성한다. 제3 도전성 패턴은 제3 평탄부(20a')와 제3 연결부(20a'')를 포함한다. 그리고 제4 도전성 패턴은 제4 평탄부(20b')와 제4 연결부(20b'')를 포함한다.
제3 도전성 패턴(20a)은 제1 도전성 패턴(10a)을 평탄부들이 오버랩 되도록 약 90°회전시킨 형상을 갖는다. 따라서 제3 평탄부(20a') 및 제3 연결부(20a'')는 제1 평탄부(10a') 및 제1 연결부(10a'')는 각각 수직적으로 대응한다.
제4 도전성 패턴(20b)은 제2 도전성 패턴(10b)을 평탄부들이 오버랩 되도록 약 90°회전시킨 형상을 갖는다. 따라서 제4 평탄부(20b') 및 제4 연결부(20b'')는 제2 평탄부(10b') 및 제2 연결부(10b'')는 수직적으로 각각 대응한다.
비록 도시하지는 않았지만, 층간 절연막(15)을 관통하여 제1 도전성 패턴(10a) 및 제3 도전성 패턴(20a)을 연결시키는 제1 콘택 및 제2 도전성 패턴(10b) 및 제4 도전성 패턴(20a)을 연결시키는 제2 콘택이 형성될 수 있다.
구체적으로 제1 콘택은 제1 평탄부(10a') 및 제3 평탄부(20a')가 오버랩되는 층간 절연막(15)의 부분을 관통하여 형성될 수 있다. 그리고 제2 콘택은 제2 평탄부(10a'') 및 제4 평탄부(20b'')가 오버랩되는 층간 절연막(15)의 부분을 관통하여 형성될 수 있다.
이 경우, 실질적으로 넓은 면적들을 갖는 제1 평탄부(10a') 및 제2 평탄부(10b') 상에 제1 콘택 및 제2 콘택을 각각 형성하기 때문에 제1 콘택 및 제2 콘택의 크기들을 증가시킬 수 있다. 따라서 제1 콘택 및 제2 콘택을 형성하는 공정을 보다 수월하게 진행할 수 있다. 상기 제1 및 2 콘택들을 형성하는 공정은 도 5 및 6에서 설명된 공정들과 실질적으로 유사하다. 따라서 더 이상의 설명은 생략한다.
그러나 이와 다르게 상기 제1 콘택들을 형성하지 않을 수 있다. 이 경우, 제3 도전성 패턴(20a)들의 단부들을 전기적으로 연결하는 제3 도전성 라인을 형성한 후 제3 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 상기 제2 콘택들을 형성하지 않을 수 있다. 이 경우, 제4 도전성 패턴(20b)들의 단부들을 전기적으로 연결하는 제4 도전성 라인을 형성한 후 제4 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
제1 도전성 패턴(10a)들은 제4 도전성 패턴(20a)들과 전기적으로 연결되지 않는다. 그리고 제2 도전성 패턴(10b)들은 제3 도전성 패턴(20a)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 제1 및 3 도전성 패턴(10a, 20a)들은 제1 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 제2 및 4 도전성 패턴(10b, 20b)들은 제1 전기적 그룹과 절연되는 제2 전기적 그룹을 형성한다.
상술한 바와 같이, 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 한번 적층될 수 있다. 그러나 이와 다르게 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 적어도 두 번 적층될 수 있다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들이 적층될 때마다 평탄부들이 오버랩 되도록 시계 방향으로 약 90°회전되어 적층된다. 또한, 콘택 또는 도전성 라인을 형성하기 위한 공정들도 반복적으로 수행될 수 있다.
실시예 4
도 14는 본 발명의 제4 실시예에 따른 커패시터 구조물을 나타내는 평면도이다.
도 14를 참조하면, 커패시터 구조물은 절연막(5), 제1 도전성 패턴(10a), 제2 도전성 패턴(10b), 층간 절연막(15), 제3 도전성 패턴(20a) 및 제4 도전성 패턴(20b)을 포함한다.
절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들이 제공된다. 제1 도전성 패턴(10a)은 절연막(5) 상에서 전체적으로 제1 방향을 따라 연장하는 형상을 갖는다. 또한, 제1 도전성 패턴(10a)은 제1 평탄부(10a')들 및 제1 연결부(10a'')들을 갖는다.
제1 평탄부(10a')들은 제1 방향을 따라 서로 이격된다. 제1 연결부(10a'')들은 제1 평탄부(10a')들을 서로 연결한다. 제1 평탄부(10a')는 제1 방향으로부터 시계 방향으로 90°회전된 제2 방향으로 제1 폭을 갖는다. 또한 제1 평탄부(10a')는 제1 도전성 패턴(10a)의 중심축에 대하여 실질적으로 대칭일 수 있다. 제1 연결부(10a')와 연결되는 제1 평탄부(10a')의 단부의 폭은 제1 평탄부(10a')의 중심부의 폭보다 실질적으로 작다.
제1 도전성 패턴(10a)들은 제1 평탄부(10a') 및 제1 연결부(10a'')가 제2 방향을 따라 서로 대응되도록 제2 방향을 따라 서로 이격한다. 제1 평탄부(10a')의 측면에는 적어도 하나의 절곡부가 형성될 수 있다. 이와 다르게, 제1 평탄부(10a') 는 실질적으로 원형을 가질 수 있다.
상술한 바와 같이 제1 연결부(10a'')는 제1 평탄부(10a')들을 서로 연결한다. 제1 연결부(10a'')는 제2 방향으로 상기 제1 폭보다 실질적으로 작은 제2 폭을 갖는다. 예를 들어, 제1 연결부(10a'')는 실질적인 막대 형상을 가질 수 있다.
서로 인근하는 두 개의 제1 도전성 패턴(10a)들 사이에는 적어도 하나의 제2 도전성 패턴(20b)이 형성된다. 제2 도전성 패턴(10b)은 제1 도전성 패턴(10a)들 사이에 형성되기 때문에 제1 도전성 패턴(10a)과 유사하게 전체적으로 제1 방향을 따라 연장하는 형상을 갖는다.
제2 도전성 패턴(10b)은 제2 방향으로 일정한 폭을 갖는다. 그리고 제2 도전성 패턴(10b)은 제2 방향을 따라 일정한 거리만큼 제1 도전성 패턴(10a)으로부터 균일하게 이격된다. 따라서 제2 도전성 패턴(10a)의 측면은 제1 도전성 패턴(10a)의 측면의 형상과 대응되는 형상을 갖는다.
또한, 인근하는 두 개의 제1 도전성 패턴(10a)들 사이에 형성되는 제2 도전성 패턴(20b)의 개수가 적어도 둘인 경우, 제2 도전성 패턴(20b)들은 제2 방향으로 일정한 거리만큼 균일하게 서로 이격된다.
홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 그 단부들과 연결되는 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 그 단부들과 연결되는 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다.
즉, 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 또한 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 그러나 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들로부터 전기적으로 절연된다.
절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 도포하는 층간 절연막(15)이 제공된다. 층간 절연막(15) 상에 제3 도전성 패턴(20a)들 및 제4 도전성 패턴(20b)들이 제공된다.
제3 도전성 패턴(20a)은 층간 절연막(15) 상에서 제1 방향과 시계 방향을 다라 소정의 각도를 이루는 제3 방향을 따라 연장하는 형상을 갖는다. 상기 소정의 각도는 0°를 초과하고 180°미만일 수 있다. 그러나 도 14에서는 설명의 편의상 상기 소정의 각도는 약 90°로 도시된다. 따라서 도 14에서 도시된 제3 방향은 제2 방향과 실질적으로 일치하게 된다.
제3 도전성 패턴(20a)은 제2 평탄부(20a')들 및 제2 연결부(20a'')들을 갖는다. 제2 평탄부(20a')들은 제3 방향을 따라 서로 이격된다. 제2 연결부(20a'')들은 제2 평탄부(20a')들을 서로 연결한다. 제2 평탄부(20a')는 제3 방향으로부터 시계 방향으로 약 90°회전된 제4 방향으로 제1 폭을 갖는다. 또한 제2 평탄부(20a')는 제3 도전성 패턴(20a)의 중심축에 대하여 실질적으로 대칭일 수 있다. 제1 연결부(10a')와 연결되는 제2 평탄부(20a')의 단부의 폭은 제2 평탄부(20a')의 중심부의 폭보다 실질적으로 작다.
제3 도전성 패턴(20a)들은 제2 평탄부(20a') 및 제2 연결부(20a'')가 제4 방 향을 따라 서로 대응되도록 제4 방향을 따라 서로 이격한다. 제2 평탄부(20a')의 측면에는 적어도 하나의 절곡부가 형성될 수 있다. 이와 다르게, 제2 평탄부(20a')는 실질적으로 원형을 가질 수 있다.
상술한 바와 같이 제2 연결부(20a'')는 제2 평탄부(20a')들을 서로 연결한다. 제2 연결부(20a'')는 제4 방향으로 상기 제1 폭보다 실질적으로 작은 제2 폭을 갖는다. 예를 들어, 제2 연결부(20a'')는 실질적인 막대 형상을 가질 수 있다.
서로 인근하는 두 개의 제3 도전성 패턴(20a)들 사이에는 적어도 하나의 제2 도전성 패턴(20b)이 형성된다. 제4 도전성 패턴(20b)은 제3 도전성 패턴(20a)들 사이에 형성되기 때문에 전체적으로 제3 방향을 따라 연장하는 형상을 갖는다.
제4 도전성 패턴(20b)은 제4 방향으로 일정한 폭을 갖는다. 그리고 제4 도전성 패턴(20b)은 제4 방향을 따라 일정한 거리만큼 제3 도전성 패턴(20a)으로부터 균일하게 이격된다. 따라서 제4 도전성 패턴(20a)의 측면은 제3 도전성 패턴(20a)의 측면의 형상과 대응되는 형상을 갖는다.
또한, 인근하는 두 개의 제3 도전성 패턴(20a)들 사이에 형성되는 제2 도전성 패턴(20b)의 개수가 적어도 둘인 경우, 제2 도전성 패턴(20b)들은 제4 방향으로 일정한 거리만큼 균일하게 서로 이격된다.
홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 그 단부들과 연결되는 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결될 수 있다. 여기서, 제1 도전성 라인(1a)은 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 일체로 형성될 수 있다. 이와 다르게 제1 도전성 라인(1a)은 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 일체로 형성될 수 있다.
짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 그 단부들과 연결되는 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 여기서 제2 도전성 라인(1b)은 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 일체로 형성될 수 있다. 이와 다르게 제2 도전성 라인(1b)은 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 서로 다른 공정에 의해서 형성될 수 있다.
즉, 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 또한 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 그러나 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들로부터 전기적으로 절연된다.
비록 도시하지는 않았지만, 층간 절연막(15)을 관통하여 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들 및 홀수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들을 연결시키는 제1 콘택들 및 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들 및 짝수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들을 연결시키는 제2 콘택들을 형성될 수 있다.
상기 제1 콘택들은 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들이 홀수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들과 오버랩 되는 층간 절연막(15)의 부분들을 관통하여 각각 형성될 수 있다.
그러나 이와 다르게 제1 콘택들을 형성하지 않을 수 있다. 이 경우, 홀수 번 째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들의 단부들을 전기적으로 연결하는 제3 도전성 라인을 형성한 후 제3 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 상기 제2 콘택들을 형성하지 않을 수 있다. 이 경우, 짝수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들의 단부들을 전기적으로 연결하는 제4 도전성 라인을 형성한 후 제4 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 짝수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들과 전기적으로 연결되지 않는다. 그리고 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 홀수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들 및 홀수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들은 제1 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들 및 짝수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들이 제1 전기적 그룹과 전기적으로 절연되는 제2 전기적 그룹을 형성한다.
상술한 바와 같이, 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 한번 적층될 수 있다. 그러나 이와 다르게 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 적어도 두 번 적층될 수 있다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들이 적층될 때마다 시계 방향으로 0°를 초과하고 180°미만인 소정 의 각도로 회전되어 적층된다. 또한, 콘택 또는 도전성 라인도 반복적으로 제공될 수 있다.
이하, 도 14에 도시된 커패시터 구조물을 제조하는 방법을 설명한다.
도 15 내지 16은 도 14에 도시된 커패시터 구조물을 제조하는 방법을 나타내는 평면도들이다.
도 15를 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 형성한다. 제1 도전성 패턴(10a)은 절연막(5) 상에서 전체적으로 제1 방향을 따라 연장하는 형상을 갖는다. 또한, 제1 도전성 패턴(10a)은 제1 평탄부(10a')들 및 제1 연결부(10a'')들을 갖는다.
제1 평탄부(10a')들은 제1 방향을 따라 서로 이격된다. 제1 연결부(10a'')들은 제1 평탄부(10a')들을 서로 연결한다. 제1 평탄부(10a')는 제1 방향으로부터 시계 방향으로 90°회전된 제2 방향으로 제1 폭을 갖는다. 또한 제1 평탄부(10a')는 제1 도전성 패턴(10a)의 중심축에 대하여 실질적으로 대칭일 수 있다. 제1 연결부(10a')와 연결되는 제1 평탄부(10a')의 단부의 폭은 제1 평탄부(10a')의 중심부의 폭보다 실질적으로 작다.
제1 도전성 패턴(10a)들은 제1 평탄부(10a') 및 제1 연결부(10a'')가 제2 방향을 따라 서로 대응되도록 제2 방향을 따라 서로 이격한다. 제1 평탄부(10a')의 측면에는 적어도 하나의 절곡부가 형성될 수 있다. 이와 다르게, 제1 평탄부(10a')는 실질적으로 원형을 가질 수 있다.
상술한 바와 같이 제1 연결부(10a'')는 제1 평탄부(10a')들을 서로 연결한 다. 제1 연결부(10a'')는 제2 방향으로 상기 제1 폭보다 실질적으로 작은 제2 폭을 갖는다. 예를 들어, 제1 연결부(10a'')는 실질적인 막대 형상을 가질 수 있다.
서로 인근하는 두 개의 제1 도전성 패턴(10a)들 사이에는 적어도 하나의 제2 도전성 패턴(20b)이 형성된다. 제2 도전성 패턴(10b)은 제1 도전성 패턴(10a)들 사이에 형성되기 때문에 제1 도전성 패턴(10a)과 유사하게 전체적으로 제1 방향을 따라 연장하는 형상을 갖는다.
제2 도전성 패턴(10b)은 제2 방향으로 일정한 폭을 갖는다. 그리고 제2 도전성 패턴(10b)은 제2 방향을 따라 일정한 거리만큼 제1 도전성 패턴(10a)으로부터 균일하게 이격된다. 따라서 제2 도전성 패턴(10a)의 측면은 제1 도전성 패턴(10a)의 측면의 형상과 대응되는 형상을 갖는다.
또한, 인근하는 두 개의 제1 도전성 패턴(10a)들 사이에 형성되는 제2 도전성 패턴(20b)의 개수가 적어도 둘인 경우, 제2 도전성 패턴(20b)들은 제2 방향으로 일정한 거리만큼 균일하게 서로 이격된다.
홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 그 단부들과 연결되는 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 여기서, 제1 도전성 라인(1a)은 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 일체로 형성될 수 있다. 이와 다르게 제1 도전성 라인(1a)은 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 실질적으로 다른 공정에 의해서 형성될 수 있다.
짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 그 단부들과 연결되는 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 여기서 제2 도전 성 라인(1b)은 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 일체로 형성될 수 있다. 이와 다르게 제2 도전성 라인(1b)은 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 서로 다른 공정에 의해서 형성될 수 있다.
즉, 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 또한 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 그러나 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들로부터 전기적으로 절연된다.
도 16을 참조하면, 절연막(5) 상에 제1 및 2 도전성 패턴(10a, 10b)들을 도포하도록 층간 절연막(15)을 형성한다. 층간 절연막(15)을 형성한 후, 층간 절연막(15) 상에 제3 도전성 패턴(20a)들 및 제4 도전성 패턴(20b)들을 형성한다.
제3 도전성 패턴(20a)은 층간 절연막(15) 상에서 제1 방향과 시계 방향을 다라 소정의 각도를 이루는 제3 방향을 따라 연장하는 형상을 갖는다. 상기 소정의 각도는 0°를 초과하고 180°미만일 수 있다. 그러나 도 16에서는 설명의 편의상 상기 소정의 각도는 약 90°로 도시된다. 따라서 도 16에서 도시된 제3 방향은 제2 방향과 실질적으로 일치하게 된다.
제3 도전성 패턴(20a)은 제2 평탄부(20a')들 및 제2 연결부(20a'')들을 갖는다. 제2 평탄부(20a')들은 제3 방향을 따라 서로 이격된다. 제2 연결부(20a'')들은 제2 평탄부(20a')들을 서로 연결한다. 제2 평탄부(20a')는 제3 방향으로부터 시계 방향으로 약 90°회전된 제4 방향으로 제1 폭을 갖는다. 또한 제2 평탄부(20a')는 제3 도전성 패턴(20a)의 중심축에 대하여 실질적으로 대칭일 수 있다. 제1 연결부(10a')와 연결되는 제2 평탄부(20a')의 단부의 폭은 제2 평탄부(20a')의 중심부의 폭보다 실질적으로 작다.
제3 도전성 패턴(20a)들은 제2 평탄부(20a') 및 제2 연결부(20a'')가 제4 방향을 따라 서로 대응되도록 제4 방향을 따라 서로 이격한다. 제2 평탄부(20a')의 측면에는 적어도 하나의 절곡부가 형성될 수 있다. 이와 다르게, 제2 평탄부(20a')는 실질적으로 원형을 가질 수 있다.
상술한 바와 같이 제2 연결부(20a'')는 제2 평탄부(20a')들을 서로 연결한다. 제2 연결부(20a'')는 제4 방향으로 상기 제1 폭보다 실질적으로 작은 제2 폭을 갖는다. 예를 들어, 제2 연결부(20a'')는 실질적인 막대 형상을 가질 수 있다.
서로 인근하는 두 개의 제3 도전성 패턴(20a)들 사이에는 적어도 하나의 제2 도전성 패턴(20b)이 형성된다. 제4 도전성 패턴(20b)은 제3 도전성 패턴(20a)들 사이에 형성되기 때문에 전체적으로 제3 방향을 따라 연장하는 형상을 갖는다.
제4 도전성 패턴(20b)은 제4 방향으로 일정한 폭을 갖는다. 그리고 제4 도전성 패턴(20b)은 제4 방향을 따라 일정한 거리만큼 제3 도전성 패턴(20a)으로부터 균일하게 이격된다. 따라서 제4 도전성 패턴(20a)의 측면은 제3 도전성 패턴(20a)의 측면의 형상과 대응되는 형상을 갖는다.
또한, 인근하는 두 개의 제3 도전성 패턴(20a)들 사이에 형성되는 제2 도전성 패턴(20b)의 개수가 적어도 둘인 경우, 제2 도전성 패턴(20b)들은 제4 방향으로 일정한 거리만큼 균일하게 서로 이격된다.
홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 그 단부들과 연결되는 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결될 수 있다. 여기서, 제1 도전성 라인(1a)은 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 일체로 형성될 수 있다. 이와 다르게 제1 도전성 라인(1a)은 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 일체로 형성될 수 있다.
짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 그 단부들과 연결되는 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 여기서 제2 도전성 라인(1b)은 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 일체로 형성될 수 있다. 이와 다르게 제2 도전성 라인(1b)은 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들과 서로 다른 공정에 의해서 형성될 수 있다.
즉, 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 제1 도전성 라인(1a)에 의해서 서로 전기적으로 연결된다. 또한 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 제2 도전성 라인(1b)에 의해서 서로 전기적으로 연결된다. 그러나 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들로부터 전기적으로 절연된다.
비록 도시하지는 않았지만, 층간 절연막(15)을 관통하여 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들 및 홀수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들을 연결시키는 제1 콘택들 및 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들 및 짝수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들을 연결시키는 제2 콘택들을 형성될 수 있다. 상기 제1 및 2 콘택들을 형성하는 공정은 도 5 및 6에서 설명된 공정과 실질적으로 유사하다.
상기 제1 콘택들은 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들이 홀수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들과 오버랩 되는 층간 절연막(15)의 부분들을 관통하여 각각 형성될 수 있다.
그러나 이와 다르게 제1 콘택들을 형성하지 않을 수 있다. 이 경우, 홀수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들의 단부들을 전기적으로 연결하는 제3 도전성 라인을 형성한 후 제3 도전성 라인을 제1 도전성 라인(1a)에 연결시킬 수 있다.
또한 상기 제2 콘택들을 형성하지 않을 수 있다. 이 경우, 짝수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들의 단부들을 전기적으로 연결하는 제4 도전성 라인을 형성한 후 제4 도전성 라인을 제2 도전성 라인(1b)에 연결시킬 수 있다.
홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 짝수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들과 전기적으로 연결되지 않는다. 그리고 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들은 홀수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들과 전기적으로 연결되지 않는다.
다시 말해서, 서로 전기적으로 연결되는 홀수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들 및 홀수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들은 제1 전기적 그룹을 형성한다. 그리고 서로 전기적으로 연결되는 짝수 번째로 배열되는 제1 및 2 도전성 패턴(10a, 10b)들 및 짝수 번째로 배열되는 제3 및 4 도전성 패턴(20a, 20b)들이 제1 전기적 그룹과 전기적으로 절연되는 제2 전기적 그룹 을 형성한다.
상술한 바와 같이, 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 한번 적층될 수 있다. 그러나 이와 다르게 층간 절연막(15)과 제3 및 4 도전성 패턴(20a, 20b)들은 적어도 두 번 적층될 수 있다. 이 경우, 제3 및 4 도전성 패턴(20a, 20b)들이 적층될 때마다 시계 방향으로 0°를 초과하고 180°미만인 소정의 각도로 회전되어 적층된다. 또한, 콘택 또는 도전성 라인을 형성하기 위한 공정들도 반복적으로 수행될 수 있다.
본 발명에 따르면, 커패시터를 이루는 두 도전성 패턴들이 갖는 측면의 면적이 넓어진다. 따라서 도전성 패턴들의 사이에서 형성되는 커패시터들의 정전 용량을 증가시킬 수 있다.
또한, 도전성 패턴이 적어도 하나의 평탄부를 가질 수 있다. 이 경우, 평탄부 상에 콘택이 형성되기 때문에 콘택의 사이즈를 효과적으로 증가시킬 수 있다. 또한, 콘택을 형성하기 위한 식각 공정 또는 포토리소그래피 공정 등을 효과적으로 수행할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.

Claims (20)

  1. 절연막;
    상기 절연막 상에서 서로 이격하도록 배열되고, 다수의 오목부 및 볼록부들이 형성된 측면들을 갖는 제1 도전성 패턴들;
    상기 절연막 상에서 서로 이격하도록 배열되고, 상기 제1 도전성 패턴의 오목부를 갖는 측면과 수평적으로 대응하는 볼록부와, 상기 제1 도전성 패턴의 볼록부를 갖는 측면과 수평적으로 대응하는 오목부들이 형성된 측면을 갖는 제2 도전성 패턴들;
    상기 절연막 상에 상기 제1 및 2 도전성 패턴들을 도포하도록 형성되는 층간 절연막;
    상기 층간 절연막 상에서 서로 이격하도록 배열되고, 다수의 오목부 및 볼록부들이 형성된 측면들을 갖는 제3 도전성 패턴들; 및
    상기 층간 절연막 상에서 서로 이격하도록 배열되고, 상기 제3 도전성 패턴의 오목부를 갖는 측면과 수평적으로 대응하는 볼록부와, 상기 제3 도전성 패턴의 볼록부를 갖는 측면과 수평적으로 대응하는 오목부들이 형성된 측면을 갖는 제4 도전성 패턴들을 포함하는 것을 특징으로 하는 커패시터 구조물.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제1 도전성 패턴들의 단부들을 전기적으로 연결하는 제1 도전성 라인; 및
    상기 제2 도전성 패턴들의 단부들을 전기적으로 연결하는 제2 도전성 라인을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  4. 제 3 항에 있어서, 상기 제3 도전성 패턴들의 단부들을 전기적으로 연결하고, 상기 제1 도전성 라인과 전기적으로 연결되는 제3 도전성 라인; 및
    상기 제4 도전성 패턴들의 단부들을 전기적으로 연결하고, 상기 제2 도전성 라인과 전기적으로 연결되는 제4 도전성 라인을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  5. 제 1 항에 있어서, 상기 제1 및 3 도전성 패턴들이 오버랩 되는 상기 층간 절연막의 부분을 관통하여 상기 제1 및 3 도전성 패턴들을 전기적으로 연결시키는 제1 콘택; 및
    상기 제2 및 4 도전성 패턴들이 오버랩 되는 상기 층간 절연막의 부분을 관통하여 상기 제2 및 4 도전성 패턴들을 전기적으로 연결시키는 제2 콘택을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  6. 제 1 항에 있어서, 상기 제1 및 2 도전성 패턴들은 전체적으로 제1 방향으로 연장하고, 상기 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격하도록 교호적으로 배열되고, 상기 제1 방향과 시계 방향으로 0°를 초과하고 90°미만인 제1 각도를 이루는 제3 방향 및 상기 제1 방향과 시계 반대 방향으로 0°를 초과하고 90°미만인 제2 각도를 이루는 제4 방향으로 교호적으로 연장하고,
    상기 제3 및 4 도전성 패턴들은 상기 제1 및 2 도전성 패턴들의 중심축들에 대하여 각각 좌우 대칭인 형상들을 갖는 것을 특징으로 하는 커패시터 구조물.
  7. 제 6 항에 있어서, 상기 층간 절연막과 상기 제3 및 4 도전성 패턴들은 반복적으로 적층되고,
    상기 제3 및 4 도전성 패턴들은 적층될 때마다 중심축들에 대하여 대칭되도록 적층되고,
    상기 층간 절연막들을 관통하여 상기 제3 도전성 구조물들을 수직적으로 연결시키는 콘택들 및 상기 층간 절연막들을 관통하여 상기 제4 도전성 구조물들을 수직적으로 연결시키는 콘택들을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  8. 제 1 항에 있어서, 상기 제1 및 2 도전성 패턴들은 전체적으로 제1 방향으로 연장하고, 상기 제1 방향과 실질적으로 수직인 제2 방향으로 서로 이격하도록 교호적으로 배열되고, 상기 제1 방향과 시계 방향으로 0°를 초과하고 90°미만인 제1 각도를 이루는 제3 방향 및 상기 제1 방향과 시계 반대 방향으로 0°를 초과하고 90°미만인 제2 각도를 이루는 제4 방향으로 교호적으로 연장하고,
    상기 제3 및 4 도전성 패턴들은 상기 제1 및 2 도전성 패턴들을 각각 시계 방향으로 0°를 초과하고 180° 미만인 소정의 각도만큼 회전시킨 형상들을 갖는 것을 특징으로 하는 커패시터 구조물.
  9. 제 8 항에 있어서, 상기 층간 절연막과 상기 제3 및 4 도전성 패턴들은 반복적으로 적층되고,
    상기 제3 및 4 도전성 패턴들은 적층될 때마다 상기 소정의 각도만큼 회전되면서 적층되고,
    상기 층간 절연막들을 관통하여 상기 제3 도전성 구조물들을 수직적으로 연결시키는 콘택들 및 상기 층간 절연막들을 관통하여 상기 제4 도전성 구조물들을 수직적으로 연결시키는 콘택들을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  10. 제 1 항에 있어서, 상기 제1 및 2 도전성 패턴들은 전체적으로 제1 방향을 따라 연장하고, 상기 제1 방향과 실질적으로 수직하는 제2 방향으로 서로 이격하도록 교호적으로 배열되고,
    상기 제1 도전성 패턴은 서로 이격하는 제1 평탄부들 및 상기 제1 평탄부들을 서로 연결하는 제1 연결부들을 갖고,
    상기 제2 도전성 패턴은 서로 이격하는 제2 평탄부들 및 상기 제2 평탄부들을 서로 연결하는 제2 연결부들을 갖고,
    상기 제3 및 4 도전성 패턴들은 전체적으로 상기 제2 방향으로 연장하도록 상기 제1 및 2 도전성 패턴들을 각각 시계 방향으로 90°회전시킨 형상을 갖고,
    상기 제3 도전성 패턴은 서로 이격하는 제3 평탄부들 및 상기 제3 평탄부들을 서로 연결하는 제3 연결부들을 갖고,
    상기 제4 도전성 패턴은 서로 이격하는 제4 평탄부들 및 상기 제4 평탄부들을 서로 연결하는 제4 연결부들을 갖고,
    상기 제1 및 2 평탄부들은 상기 제3 및 4 평탄부들과 각각 오버랩 되는 것을 특징으로 하는 커패시터 구조물.
  11. 제 10 항에 있어서, 상기 제1 도전성 패턴의 상기 제1 평탄부 및 상기 제1 연결부는 상기 제1 도전성 패턴과 인근하는 상기 제2 도전성 패턴의 상기 제2 연결부 및 상기 제2 평탄부와 각각 수평적으로 대응하고,
    상기 제3 도전성 패턴의 상기 제3 평탄부 및 상기 제3 연결부는 상기 제3 도전성 패턴과 인근하는 상기 제4 도전성 패턴의 상기 제4 연결부 및 상기 제4 평탄부와 각각 수평적으로 대응하는 것을 특징으로 하는 커패시터 구조물.
  12. 제 10 항에 있어서, 상기 제1 및 2 평탄부들을 상기 제2 방향으로 제1 폭들을 갖고,
    상기 제1 및 2 연결부들은 상기 제2 방향으로 상기 제1 폭보다 실질적으로 작은 제2 폭들을 갖는 것을 특징으로 하는 커패시터 구조물.
  13. 제 10 항에 있어서, 상기 제1 및 2 평탄부들의 중심부들의 폭들은 상기 제1 및 2 연결부들과 연결되는 상기 제1 및 2 평탄부들의 단부들의 폭들 보다 실질적으로 큰 것을 특징으로 하는 커패시터 구조물.
  14. 제 10 항에 있어서, 상기 제1 평탄부 및 상기 제3 평탄부가 오버랩 되는 상기 층간 절연막의 부분을 관통하여 상기 제1 평탄부 및 상기 제3 평탄부를 서로 전기적으로 연결시키는 제1 콘택; 및
    상기 제2 평탄부 및 상기 제4 평탄부가 오버랩 되는 상기 층간 절연막의 부분을 관통하여 상기 제2 평탄부 및 상기 제4 평탄부를 서로 전기적으로 연결시키는 제2 콘택을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  15. 제 10 항에 있어서, 상기 층간 절연막과 상기 제3 및 4 도전성 패턴들은 반복되어 적층되고,
    상기 제3 및 4 도전성 패턴들은 적층될 때마다 시계 방향으로 90°만큼 회전하면서 적층되고,
    상기 층간 절연막들을 관통하여 상기 제3 도전성 구조물들을 수직적으로 연결시키는 콘택들 및 상기 층간 절연막들을 관통하여 상기 제4 도전성 구조물들을 수직적으로 연결시키는 콘택들을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  16. 제 1 항에 있어서, 홀수 번째로 배열되는 상기 제1 및 2 도전성 패턴들의 단 부들을 전기적으로 연결하는 제1 도전성 라인; 및
    짝수 번째로 배열되는 상기 제1 및 2 도전성 패턴들의 단부들을 전기적으로 연결하는 제2 도전성 라인을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  17. 제 16 항에 있어서, 홀수 번째로 배열되는 상기 제3 및 4 도전성 패턴들의 단부들을 전기적으로 연결하고, 상기 제1 도전성 라인과 전기적으로 연결되는 제3 도전성 라인; 및
    짝수 번째로 배열되는 상기 제3 및 4 도전성 패턴들의 단부들을 전기적으로 연결하고, 상기 제2 도전성 라인과 전기적으로 연결되는 제4 도전성 라인을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
  18. 제 1 항에 있어서, 홀수 번째로 배열되는 상기 제1 및 2 도전성 패턴들과 홀수 번째로 배열되는 상기 제3 및 4 도전성 패턴들이 오버랩 되는 상기 층간 절연막의 부분들을 관통하여 홀수 번째로 배열되는 상기 제1 및 2 도전성 패턴들과 홀수 번째로 배열되는 상기 제3 및 4 도전성 패턴들을 전기적으로 연결시키는 제1 콘택들; 및
    짝수 번째로 배열되는 상기 제1 및 2 도전성 패턴들과 짝수 번째로 배열되는 상기 제3 및 4 도전성 패턴들이 오버랩 되는 상기 층간 절연막의 부분들을 관통하여 짝수 번째로 배열되는 상기 제1 및 2 도전성 패턴들과 짝수 번째로 배열되는 상기 제3 및 4 도전성 패턴들을 전기적으로 연결시키는 제2 콘택들을 더 포함하는 것 을 특징으로 하는 커패시터 구조물.
  19. 제 1 항에 있어서, 상기 제1 및 2 도전성 패턴들은 전체적으로 제1 방향을 따라 연장하는 형상들을 갖고,
    상기 제1 도전성 패턴은 서로 이격하고 제1 폭을 갖는 평탄부들 및 상기 평탄부들을 연결하고 상기 제1 폭보다 실질적으로 작은 제2 폭을 갖는 연결부들을 포함하고,
    상기 제2 도전성 패턴의 폭은 일정하게 유지되고, 인근하는 두 개의 상기 제1 도전성 패턴들 사이에 위치하는 상기 제2 도전성 패턴의 개수는 적어도 둘이고,
    상기 제1 및 2 도전성 패턴들 사이의 거리 및 상기 제2 도전성 패턴들 사이의 거리는 일정하게 유지되고,
    상기 제3 및 4 도전성 패턴들은 상기 제1 및 2 도전성 패턴들을 각각 시계 방향을 따라 0°를 초과하고 180°미만인 소정의 각도로 회전시킨 형상을 갖는 것을 특징으로 하는 커패시터 구조물.
  20. 제 19 항에 있어서, 상기 층간 절연막과 상기 제3 및 4 도전성 패턴들은 반복되어 적층되고,
    상기 제3 및 4 도전성 패턴들은 적층될 때마다 시계 방향으로 0°를 초과하고 180°미만인 소정의 각도로 회전하면서 적층되고,
    상기 층간 절연막들을 관통하여 홀수 번째로 배열되는 상기 제3 및 4 도전성 패턴들을 수직적으로 연결시키는 콘택들 및 상기 층간 절연막들을 관통하여 짝수 번째로 배열되는 상기 제3 및 4 도전성 패턴들을 수직적으로 연결시키는 콘택들을 더 포함하는 것을 특징으로 하는 커패시터 구조물.
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