TW525220B - Multilayer pillar array capacitor structure for deep sub-micron CMOS - Google Patents
Multilayer pillar array capacitor structure for deep sub-micron CMOS Download PDFInfo
- Publication number
- TW525220B TW525220B TW090115171A TW90115171A TW525220B TW 525220 B TW525220 B TW 525220B TW 090115171 A TW090115171 A TW 090115171A TW 90115171 A TW90115171 A TW 90115171A TW 525220 B TW525220 B TW 525220B
- Authority
- TW
- Taiwan
- Prior art keywords
- capacitor
- conductor
- patent application
- conductor level
- array
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
Description
525220 A7 B7 五、發明説明(1 ) 發明背景 本發明有關金屬氧化物半導體(MOS)之電容器結構,尤其 ,有關深次微米互補金屬氧化物半導體(CMOS)之多層柱狀 陣列電容器結構。 深次微米互補金屬氧化物半導體之傳統電容器結構,通 常係使用兩個平坦、平行的電極板以一層薄薄的介電層隔 開的方式建造。該等電極板以導電材料層形成,如金屬或 是多晶矽。該電容器結構通常以一墊於其下之介電層與基 板隔絕。爲了在該等結構中達到高電容密度,使用了額外 的電極板。圖1示範一傳統式深次微米互補金屬氧化物半導 體中之多層平行電極板電容器結構10。該電容器結構10包 括一垂直堆疊的電導線12,其間以介電層13隔開。該等電 導線I2與介電層Π架構於一半導體基板11之上。該等電導 線12形成該電容器10的電極板或是電極。該等電極板12以 一交替的方式連接在一起,使得所有的"A"電極板屬於一第 一極性,而所有的ΠΒ’’電極板爲一第二極性、與第一極性相 反0 與平行電極板電容器結構相關之一主要之限制爲,當互 補金屬氧化物半導體處理中的幾何形狀按比例縮小時,在 該等電極板間的最小距離並不改變。因此,在比例縮小時 ,並沒有眞正實現電容密度的增益。 具高電容密度的其他不同電容器結構,如雙多晶矽電容 器及閘極氧化物電容器,爲此技藝所熟知。然而,雙多晶 矽電容器不合乎深次微米互補金屬氧化物半導體處理之用 -4- 本紙張尺度適用中國國家標準(CNS) Α4規格(210Χ 297公釐) 裝 訂
525220 A7 B7 五、發明説明t ) 。而閘極氧化物電容器通常不使用於深次微米互補金屬氧 化物半導體處理中,因爲其具有大閘極區域,導致合格率 •與可靠度的問題,閘極氧化物電容器產生之電容隨電壓變 化,並可能經歷高電壓,有將該閘極氧化物分解 (breakdown)的危險0 動態隨機存取記憶體(DRAMs)之渠溝電容器結構具有高 電容密度。該等電容器的形成方式,係以基板上蝕刻一渠 溝,並以導電及介電之物質來填充該渠溝,以形成一垂直 電容結構。然而,渠溝電容器因爲加入了蝕刻與渠溝填充 之處理,因此製造成本筇貴。 叉指式電容器·結構使用於微波之應用中。該等電容器具 有置放密集、叉指狀之導線結構,於其間產生條紋式 (fringing)及跨越式(cross-over)之電容以達成電容。然而, 由叉指式電容器所產生之跨越式電容,係僅限爲一單一導 體位準。 因此,有必要有一改良之深次微米互補金屬氧化物半導 體電容器結構,具有隨半導體處理幾何縮小而增加之高電 容密度。 發明概述 本發明有關一種電容器結構,特別是有關於使用在深次 微米互補金屬氧化物半導體中,所包含的一種形成該電容 器極板之電導柱狀陣列。每一個柱的形成,係爲從至少兩 個不同之導體位準的電導線段,藉由一電導通道電連接方 式完成。介電材料佈置於該等兩導體位準與該陣列之導電 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 525220 A7 B7 五、發明説明(s ) 柱之間。該等柱以交替的方式與相反電極電連接,使得該 等導電柱呈電叉指狀。 本發明之好處、特質及另外不同的特徵,可以由以下所 附圖式之具體實施例詳細説明更加闡明。 _ 圖式簡單説明 圖1爲一深次微米互補金屬氧化物半導體之傳統式平行電 極板電容器結構的侧視圖; 圖2爲根據本發明之具體實施例之一多層柱狀陣歹(MLPA) 電容器結構之透視圖; 圖3爲圖2之多層柱狀陣列電容器結構之的侧視圖; 圖4爲圖2之多層柱狀陣列電容器結構從線4-4觀視的剖面 圖; 圖5爲圖2之多層柱狀陣列電容器結構之一導體位準的上 視圖,示範該導線段; 圖6爲根據一第二具體實施例之多層柱狀陣列電容器結構 的透視圖; 圖7爲圖6之多層柱狀陣列電容器結構的一側視圖; 圖8爲圖7之多層柱狀陣列電容器結構從線8-8觀視的剖面 圖;及 圖9爲根據本發明第二具體實施例之多層柱狀陣列電容器 結構結合一傳統式平行電極板電容器結構之一側視圖。 具體實施例詳細説明 使用本發明觀念做爲説明之目的圖式並沒有按眞實比例。 集合圖2-4 —起來説明根據本發明第一具體實施例之深次 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
525220 A7 B7 五、發明説明(4 ) 微米互補金屬氧化物半導體中之一多層柱狀陣列電容器結 構20。該多層柱狀陣列電容器結構20包括一電導體壓縮密 集、兩方向之平行陣列、夹在上與下電導平行線中陣列之 垂直柱22、水平線23、24間。該等垂直柱22及該等水平線 _ 23、24係操作爲多層柱狀陣列電容器結構20之電極。該等 垂直柱22在彼此間產生”跨越”型的電容Ce,而與該等水平 線23、24產生”平行板”型的電容CP。該等垂直柱22與水平 板23、24在一多導體位準處理(做示範之用,在圖中只有五 個電導體位準L1-L5)中,架設於一半導體材料基板21之上 。該第一導體位準L 1定義該電導體水平線24之底平行陣列 ,而該第五導體位準L5定義該電導體水平線23之頂平行陣 列。該底陣列之線24具有以ABABA樣式交替的極性,而頂 陣列之線23具有以BABAB樣式交替的極性。每一個第二、 第三、第四導體位準L2_L4定義一電導水平線段25、26、27 的平行陣列。一第一介電層28填充在基板21與該第一導體 位準L 1間的空間;一第二介電層29填充該第一導體位準L 1 與該第二導體位準L2間的空間;一第三介電層30填充該等 第二與第三導體位準L2,L3間,以及該第二導體層L2的該 等線段25間的空間;一第四介電層3 1填充該等第三與第四 導體位準L3,L4間,以及該第三導體層L3的該等線段26間 的空間;一第五介電層32填充該等第四與第五導體位準L4 ,L5間,以及該第四導體層L4的該等線段27間的空間。 圖3示範地最清楚,該等導線23、24及導線25-27在列R1-R5的垂直方向彼此對準。在每一垂直列的該等導線2 5 - 2 7都 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525220 A7 B7 五、發明説明(s ) 以電導通道33、35電内連,該等通道33、35垂直延伸穿過 該等第三與第四介電層30、31。該等導線段25-27與通道33 、3 5之垂直列111-115形成該等垂直柱22。 如圖5所示,該等柱22在X與Y方向都呈電叉指狀,以將其 間之跨越電容Cc最大化。其完成的方式,係以圖2-4中將以 字母"A”代表之該等柱22連接至在該等第一與第五導體位準 LI、L5之頂與底”A"線23、24 (電容器20之電極A),以一第 一組的電導通道37延伸穿過該第二與第五介電層29、32。 以字母"B"代表之該等柱22,連接至在該等第一與第五導體 位準LI、L5之頂與底"B”線23、24 (電容器20之電極B),以 一第二組的電導通道38也延伸穿過該第二與第五介電層29 、32 ° 由該多層柱狀陣列電容器20所產生的總電容等於: CT〇tai = ΣΟο + ZCv + ZCp 其中Cc代表侧邊鄰接線段間的跨越電容,Cv代表侧邊鄰接 通道間的跨越電容,而Cp代表垂直鄰接線段與線間的平行 板電容。因此,本發明之該多層柱狀陣列電容器20廣泛地 利用在該等導線段25-27與通道33、35間所產生的跨越電容。. 在目前之深次微米互補金屬氧化物半導體技術的工藝水 平中,常使用的導線間隔約爲0.5微米,或是低一些。因此 ,在該多層柱狀陣列電容器2 0的垂直柱2 2間的最小距離通 常等於或是小於0.5微米。該電容器20之柱22間的次微米間 隔,如與傳統式的平行板電容器相較之下,可達到增加其 電容密度。 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 裝 訂
525220 A7 B7 五、發明説明(6 ) 以將類似圖1中所示之傳統多層平行板電容器,以5位準 的方式來架設,並具有16微米X 16微米的大小(不包括在電 容器周圍之通道),將之與一類似圖2-4中以5導體位準的方 式來架設,並具有16微米X 16微米的大小(使用最小的通道) 之多層柱狀陣列電容器比較,其抽出(extracted)之電容値的 比較可以看出其在電容密度與電容上的改良。該等電容器 以一 0.25微米互補金屬氧化物半導體處理製造。該平行板 電容器40抽出之平行板電容與電容密度分別爲46.6 fF及 0.1 8 fF/微米2,與該多層柱狀陣列電容器的該跨越加平行板 - · * —^ 電容及電容密度(通道之電容Cv不能被抽出)分別爲144 fF與 0.5 6 fF/微米2。西爲該通道之電容Cv不能被抽出,因此該 多層柱狀陣列電容器的實際電容値較抽出的値爲大。 隨著半導體處理技術之幾何繼續不斷地縮小並按比例縮 小(scale down),本發明之多層柱狀陣列電容器的電容密度 則會增加。此乃因爲該等導線23、24及線段25-27的最小寬 度Μvv、在連接該等線段之該等通道3 3、3 5間的最小距離Md 、以及在本發明之多層柱狀陣列電容器垂直柱22間的最小 距離會便利地降低的緣故。該等電容器密度增加在傳統多 層平行板電容器中是不可能的,因爲該導體與介電位準的 高度或是厚度並沒有按比例降低之故。因此,傳統式平行 板電容器在該等板間的距離會維持約在1微米。 集合圖6-8來示範一根據本發明一第二具體實施例之多層 柱狀陣列電容器結構40,其中相類似的元素以相同的數字 來表示。在此具體實施例中,垂直柱22與前一具體實施例 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂
525220 A7 B7 五、發明説明(7 ) 中所敘述的一樣,被夾在不同極性之頂與底電導性水平板 43、44間。在本發明第二具體實施例中之柱22也在X與Y方 向具電叉指狀,以最大化其間之跨越電容Cc。此在第二具 體實施例中所完成的方式爲,電連接以字母"A”所代表之柱 22至該在該第一導體位準L1之底板44 (電容器40之電極A) ,以一第一組電導性通道47延伸穿過該第二介電層29。以 字母"B”所代表之柱22電連接至該在該第五導體位準L5之底 板43 (電容器20之電極B),以一第二組電導性通道48延伸穿 過該第五介電層32。 該第二具體實施例之多層柱狀陣列電容器結構40,與一 傳統式之多層平·行板電容器來相較時,也提供改良之電容 密度與電容,雖然此改良的程度不及該第一具體實施例的 多層柱狀陣列電容器顯著,因爲其並未在L 1與L5中使用跨 越電容。一與圖6 - 8中所示範之多層柱狀陣列電容器類似的 架構,係以一 0.25微米互補金屬氧化物半導體處理,有5個 導體位準並具有16微米XI 6微米的大小(使用最小尺寸之通 道),其電容及電容密度(該通道的電容Cv不能被抽出)分別 爲 126 fF及.49 fF/微米2。 如在圖9中所示,在當有額外之導體位準可用時,本發明 第二具體實施例可以結合一傳統式之平行板電容器50。該 平行板電容器50係以一在一第六導體位準L6之第三水平板 5 1,及佈置於該第五與第六導體位準L5、L6間之一第六介 電層52形成。 根據所使用來製作通道之製造技術之不同,在一些具體 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525220 A7 B7 五、發明説明(8 ) 實施例中之該多層柱狀陣列電容器結構之柱狀陣列可能無 法延伸至該五導體層L5,如圖式中所示,而且可能只能延 伸至,舉例來説,第四導體位準L4而已。此可能發生於在 當連接第一、第二、第三及第四導體位準L1-L4間之該等通 _ 道的最小尺寸小於連接第四、第五導體位準L4、L5間之該 等通道的最小尺寸。在該等具體實施例中,該第五導體位 準L5可以包括一類似使用於圖9中之第六位準L6的水平板。 在第五導體位準L5中之水平板可以被電中止(terminated), 使得其產生一平行板型電容,並與該多層柱狀陣列電容器 結構之最上層導體位準(該第四導體位準L4)合作,增加該 整個電容為結構之總電客。 本發明之多層柱狀陣列電容器通常以矽製作,使用傳統 式之深次微米互補金屬氧化物半導體處理。本發明之該多 層柱狀陣列電容器結構也可以用鍺砷、或是任何其他合適 之半導體系統,使用傳統式之深次微米互補金屬氧化物半 導體處理來製作。使用傳統式之深次微米互補金屬氧化物 半導體處理在矽中的製作,通常牽涉到成長或是沉積一第 一層二氧化矽於該矽半導體基板一選擇之部分上,以形成 該第一介電層。該二氧化矽層之厚度約在一微米的範圍左 右。一第一層之金屬,如銘,或是高度導電之多晶石夕,被 沉積於該二氧化矽的第一介電層上。該金屬層然後被定義 入該第一具體實施例之導線中,使用熟知之屏蔽及乾蝕刻 技術,以形成該第一導體位準。當製造該第二具體實施例 之多層柱狀陣列電容器結構時,此步驟形成一板,而不是 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 525220 A7 B7 五、發明説明(9 ) 導線。如以上所説明,其該等導線(及線段)之寬度與間隔設 定爲該處理之最小尺寸,以加強該結構之電容,即,在該 等線間之線與間隔要越窄越妤。 然後,一第二層之二氧化矽成長或是沉積於該導線或是 _ 板上,以形成該第二介電層。該二氧化矽之第二介電層的 厚度約在一微米左右。有複數個孔向下延伸至該第一導體 位準,被定義在該二氧化矽之第二介電層中,然後以金屬 或是多晶矽使用傳統式的通道製造技術來填充,以於該第 二介電層中形成該垂直延伸之通道。一第二金屬層,如铭 或是多晶矽,沉積於該二氧化矽之第二介電層之上,並然 後被定義入該策二導體位準之導線段中。該剩餘之介電層 、通道、導體位準、及導線與導線段等,都用以上所述之 方式來製造。 此項技藝中之人士將了解,可以用特別之介電材料來代 替該二氧化矽(矽系統)或是氮化矽(鍺坤系統),以形成該等 介電層。例如一鐵電陶瓷:,如PLZT (lanthanum-modified lead zirconate tantalate)可以用來形成該等介電層。該等 PLZT的使用大大地力口強電容,因爲PLZT具有一介電常數約 爲4,700,而相較之下,二氧化矽的介電常數只有3.9。 熟知此項技藝之人士將進一步了解,本發明之多層柱狀 陣列電容器結構可以在許多應用中都有幫助,例如無線電 頻率(RF)、類比及數位應用等。無線電頻率(RF)電路應用 使用了用以匹配的電容器。每單位面積之電容越大,該面 積就可以越小而成本越低。在類比電路應用中,不好的雜 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 525220 A7 B7 五、發明説明(1C) ) 訊時常可以使用大型電容器(κτ/c)來將之降低。在數位電 路應用中,大型之退輕(decoupling)電容時常非常重要,而 且可以輕易使用本發明之電容器結構。本發明之電容器結 構同時輕易地將之編寫程式至一標準的p-細胞中,做佈局 < 產生之用。 雖然本發明已以參考以上該等具體實施例的方式來説明 ,然可以加以修正與變化而不脱離本發明之精神。因此, 該等修正案與變化等都應在本發明申請專利的範疇之内。 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
Claims (1)
- A B c D 525220 六、申請專利範圍 1. 一種電容器(20,40),包含: •一電導性柱(22) P車列,每一個柱(22)包括從至少兩個不 同導體位準之電導線段(25、26),以一電導通道(3 3)電連 接;及 介電材料(3 0),佈置於該等兩個導體位準與該陣列之 柱(22)間,該通道(33)延伸穿過該介電材料(30); 其中該等柱(22)以交替的方式連接至電極性相反的電 極上,使得該等柱(22)呈電叉指狀,並做爲電容器電極 板。 -2.如申請專利範圍-第1項之電容器(20),進一步包含: 一第三導體位準,包括一佈置於該柱(22)陣列上之電 導線(23)的第一陣列,該第三導體位準之該等線(23)將交 替之該等柱(22)連接至相反電極性之電極;及 一第四導體位準,包括一佈置於該柱(22)陣列下之電 導線(24)的第二陣列,該第四導體位準之該等線(24)將剩 餘之該等柱(22)連接至相反電極性之電極。 3. 如申請專利範圍第2項之電容器(20),其中該第三導體位 準之該等線(23)具有交替之極性,而且該第四導體位準 之該等線(24)具有交替之極性,該第三導體位準之該等 線(23)與在該第四導體位準之對應線等的極性相反。 4. 如申請專利範圍第1項之電容器(40),進一步包含: 一第三導體位準,具有一佈置於該柱(22)陣列上之一 電導板(43),該第三導體位準之板(43)將交替之該等柱 (22)連接至該等電極之一;及 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 525220 經濟部智慧財產局員工消費合作社印制衣 A8 B8 C8 D8、申請專利範圍 一第四導體位準,具有一佈置於該柱(22)陣列下之一 電導板(44),該第四導體位準之板(44)將剩餘之該等柱 (22)連接至另一電極。 5. 如申請專利範圍第4項之電容器(40),進一步包含至少一 第五導體位準,該第五導體位準具有一電導板(51)鄰接 並平行於該等第三與第四導體位準之一的板(43、44), 該第五導體位準之板的電極性係與該等第三與第四導體 位準之一板(43、44)的極性相反/ 6. 如申請專利範圍第1項之電容器(20,40),其中該柱陣列 (22)在兩方向延_伸。 7. 如申請專利範圍第1項之電容器(20,40),其中該電容器 (20,40)架設於一基板(21)上。 8. 如申請專利範圍第7項之電容器(20,40),其中該基板 (21)以一半導體材料所製。 9·如申請專利範圍第1項之電容器(20,40),其中該電容器 (20,40)包含一次微米金屬氧化物半導體結構。 10·如申請專利範圍第1項之電容器(20,40),其中該電容器 (20,40)包含一次微米互補金屬氧化物半導體結構。 11.如申請專利範圍第1項之電容器(20,40),其中該等導線 段(25,26)係以一金屬材料或是導電性半導體材料所製。 (請先閱讀背面之注意事項再填寫本頁) -15- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/596,443 US6570210B1 (en) | 2000-06-19 | 2000-06-19 | Multilayer pillar array capacitor structure for deep sub-micron CMOS |
Publications (1)
Publication Number | Publication Date |
---|---|
TW525220B true TW525220B (en) | 2003-03-21 |
Family
ID=24387293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090115171A TW525220B (en) | 2000-06-19 | 2001-06-21 | Multilayer pillar array capacitor structure for deep sub-micron CMOS |
Country Status (6)
Country | Link |
---|---|
US (1) | US6570210B1 (zh) |
EP (1) | EP1228527A2 (zh) |
JP (1) | JP2003536271A (zh) |
KR (1) | KR20020025975A (zh) |
TW (1) | TW525220B (zh) |
WO (1) | WO2001099163A2 (zh) |
Families Citing this family (61)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6974744B1 (en) | 2000-09-05 | 2005-12-13 | Marvell International Ltd. | Fringing capacitor structure |
US6625006B1 (en) * | 2000-09-05 | 2003-09-23 | Marvell International, Ltd. | Fringing capacitor structure |
US6690570B2 (en) | 2000-09-14 | 2004-02-10 | California Institute Of Technology | Highly efficient capacitor structures with enhanced matching properties |
US6980414B1 (en) | 2004-06-16 | 2005-12-27 | Marvell International, Ltd. | Capacitor structure in a semiconductor device |
DE10217567A1 (de) * | 2002-04-19 | 2003-11-13 | Infineon Technologies Ag | Halbleiterbauelement mit integrierter Kapazitätsstruktur und Verfahren zu dessen Herstellung |
DE10217565A1 (de) * | 2002-04-19 | 2003-11-13 | Infineon Technologies Ag | Halbleiterbauelement mit integrierter gitterförmiger Kapazitätsstruktur |
DE10217566A1 (de) * | 2002-04-19 | 2003-11-13 | Infineon Technologies Ag | Halbleiterbauelement mit integrierter, eine Mehrzahl an Metallisierungsebenen aufweisende Kapazitätsstruktur |
AU2002314614A1 (en) * | 2002-06-03 | 2003-12-19 | Telefonaktiebolaget L.M. Ericsson | A capacitor device formed on a substrate, integrated circuit com prising such a device and method for manufacturing a capacitor device |
TW548779B (en) * | 2002-08-09 | 2003-08-21 | Acer Labs Inc | Integrated capacitor and method of making same |
CA2395900A1 (en) * | 2002-08-12 | 2004-02-12 | Christopher Andrew Devries | Matched vertical capacitors |
WO2004025673A1 (ja) * | 2002-09-10 | 2004-03-25 | Tdk Corporation | 積層コンデンサ |
DE10303738B4 (de) * | 2003-01-30 | 2007-12-27 | Infineon Technologies Ag | Speicherkondensator und Speicherzellenanordnung |
EP1704583A1 (en) * | 2003-12-23 | 2006-09-27 | Telefonaktiebolaget LM Ericsson (publ) | Capacitor |
US7046498B1 (en) * | 2004-12-15 | 2006-05-16 | Shou-Hsiung Huang | C-shaped combination capacitor assembly |
KR100672673B1 (ko) * | 2004-12-29 | 2007-01-24 | 동부일렉트로닉스 주식회사 | 커패시터 구조 및 그 제조방법 |
JP2006332290A (ja) * | 2005-05-25 | 2006-12-07 | Elpida Memory Inc | 容量素子、半導体装置及び半導体装置のパッド電極の端子容量設定方法 |
US7548407B2 (en) * | 2005-09-12 | 2009-06-16 | Qualcomm Incorporated | Capacitor structure |
DE102005045056B4 (de) * | 2005-09-21 | 2007-06-21 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit mehreren Leitstrukturlagen und Kondensator |
US8169014B2 (en) | 2006-01-09 | 2012-05-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interdigitated capacitive structure for an integrated circuit |
TWI271754B (en) * | 2006-02-16 | 2007-01-21 | Jmicron Technology Corp | Three-dimensional capacitor structure |
JP4997786B2 (ja) * | 2006-02-17 | 2012-08-08 | 富士通セミコンダクター株式会社 | 半導体集積回路装置 |
US7485912B2 (en) * | 2006-03-28 | 2009-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flexible metal-oxide-metal capacitor design |
US7466534B2 (en) * | 2006-06-06 | 2008-12-16 | International Business Machines Corporation | High capacitance density vertical natural capacitors |
KR100775107B1 (ko) * | 2006-11-23 | 2007-11-08 | 삼성전자주식회사 | 커패시터 구조물 및 이의 제조 방법 |
US7551421B2 (en) * | 2006-12-26 | 2009-06-23 | International Business Machines Corporation | Capacitor having electrode terminals at same end of capacitor to reduce parasitic inductance |
US9177908B2 (en) * | 2007-04-30 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Limited | Stacked semiconductor capacitor structure |
US20090015983A1 (en) * | 2007-07-12 | 2009-01-15 | Western Lights Semiconductor Corp. | Parallel plate capacitor |
US20090141423A1 (en) * | 2007-07-12 | 2009-06-04 | James Chyi Lai | Parallel plate magnetic capacitor and electric energy storage device |
GB2466840B (en) * | 2009-01-12 | 2011-02-23 | Northern Lights Semiconductor | A parallel plate magnetic capacitor and electric energy storage device |
JP5104872B2 (ja) * | 2007-10-03 | 2012-12-19 | 富士通セミコンダクター株式会社 | 容量素子及び半導体装置 |
US8014125B2 (en) * | 2007-11-26 | 2011-09-06 | Ati Technologies Ulc | Chip capacitor |
JP5104403B2 (ja) * | 2008-02-29 | 2012-12-19 | 富士通株式会社 | キャパシタ |
JP2010135515A (ja) * | 2008-12-03 | 2010-06-17 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
US8816474B2 (en) * | 2008-08-07 | 2014-08-26 | Infineon Technologies Ag | Capacitor structure |
US7944732B2 (en) * | 2008-11-21 | 2011-05-17 | Xilinx, Inc. | Integrated capacitor with alternating layered segments |
US7956438B2 (en) * | 2008-11-21 | 2011-06-07 | Xilinx, Inc. | Integrated capacitor with interlinked lateral fins |
US8362589B2 (en) * | 2008-11-21 | 2013-01-29 | Xilinx, Inc. | Integrated capacitor with cabled plates |
US7994610B1 (en) | 2008-11-21 | 2011-08-09 | Xilinx, Inc. | Integrated capacitor with tartan cross section |
US8207592B2 (en) * | 2008-11-21 | 2012-06-26 | Xilinx, Inc. | Integrated capacitor with array of crosses |
US7994609B2 (en) * | 2008-11-21 | 2011-08-09 | Xilinx, Inc. | Shielding for integrated capacitors |
US8242579B2 (en) * | 2009-05-25 | 2012-08-14 | Infineon Technologies Ag | Capacitor structure |
US8482048B2 (en) * | 2009-07-31 | 2013-07-09 | Alpha & Omega Semiconductor, Inc. | Metal oxide semiconductor field effect transistor integrating a capacitor |
US9941195B2 (en) | 2009-11-10 | 2018-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical metal insulator metal capacitor |
US10283443B2 (en) | 2009-11-10 | 2019-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Chip package having integrated capacitor |
US8810002B2 (en) * | 2009-11-10 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical metal insulator metal capacitor |
US9343237B2 (en) | 2009-11-10 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical metal insulator metal capacitor |
CN102201407B (zh) * | 2010-03-24 | 2016-06-08 | 北京中星微电子有限公司 | 芯片上电容 |
US8653844B2 (en) | 2011-03-07 | 2014-02-18 | Xilinx, Inc. | Calibrating device performance within an integrated circuit |
US8941974B2 (en) | 2011-09-09 | 2015-01-27 | Xilinx, Inc. | Interdigitated capacitor having digits of varying width |
KR102169865B1 (ko) * | 2013-09-27 | 2020-10-26 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US9270247B2 (en) | 2013-11-27 | 2016-02-23 | Xilinx, Inc. | High quality factor inductive and capacitive circuit structure |
KR20150119746A (ko) * | 2014-04-16 | 2015-10-26 | 에스케이하이닉스 주식회사 | 반도체 장치, 레지스터 및 그 제조 방법 |
US9524964B2 (en) | 2014-08-14 | 2016-12-20 | Xilinx, Inc. | Capacitor structure in an integrated circuit |
TWI606552B (zh) * | 2015-01-20 | 2017-11-21 | 台灣積體電路製造股份有限公司 | 半導體裝置及封裝方法 |
KR20180069629A (ko) * | 2016-12-15 | 2018-06-25 | 삼성전자주식회사 | 반도체 장치 |
JP6384553B2 (ja) * | 2017-02-07 | 2018-09-05 | 株式会社ソシオネクスト | 容量素子、容量アレイおよびa/d変換器 |
KR102393342B1 (ko) * | 2017-10-26 | 2022-05-03 | 삼성전자주식회사 | 반도체 메모리 및 방법 |
CN111033656A (zh) * | 2017-11-30 | 2020-04-17 | 株式会社村田制作所 | 电容器 |
US10867904B1 (en) * | 2019-06-14 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company Ltd. | Integrated circuit structure of capacitive device |
WO2020260747A1 (en) | 2019-06-28 | 2020-12-30 | Corehw Semiconductor Oy | A capacitor structure and a chip antenna |
WO2022176188A1 (ja) * | 2021-02-22 | 2022-08-25 | 日本電信電話株式会社 | キャパシタ |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04354316A (ja) | 1991-05-31 | 1992-12-08 | Sumitomo Electric Ind Ltd | コンデンサ素子 |
US5645976A (en) * | 1993-10-14 | 1997-07-08 | Matsushita Electronics Corporation | Capacitor apparatus and method of manufacture of same |
US5583359A (en) | 1995-03-03 | 1996-12-10 | Northern Telecom Limited | Capacitor structure for an integrated circuit |
JP3766181B2 (ja) * | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
JPH10144882A (ja) * | 1996-11-13 | 1998-05-29 | Oki Electric Ind Co Ltd | 半導体記憶素子のキャパシタ及びその製造方法 |
US5898982A (en) | 1997-05-30 | 1999-05-04 | Luminous Intent, Inc. | Thin film capacitors |
JPH11312855A (ja) * | 1998-04-28 | 1999-11-09 | Kyocera Corp | コンデンサ内蔵基板 |
KR100301371B1 (ko) * | 1998-07-03 | 2001-10-27 | 윤종용 | 반도체메모리장치및그의제조방법 |
US6037621A (en) * | 1998-07-29 | 2000-03-14 | Lucent Technologies Inc. | On-chip capacitor structure |
-
2000
- 2000-06-19 US US09/596,443 patent/US6570210B1/en not_active Expired - Lifetime
-
2001
- 2001-06-08 JP JP2002503919A patent/JP2003536271A/ja not_active Withdrawn
- 2001-06-08 WO PCT/EP2001/006475 patent/WO2001099163A2/en active Application Filing
- 2001-06-08 KR KR1020027002050A patent/KR20020025975A/ko not_active Application Discontinuation
- 2001-06-08 EP EP01949386A patent/EP1228527A2/en not_active Withdrawn
- 2001-06-21 TW TW090115171A patent/TW525220B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20020025975A (ko) | 2002-04-04 |
US6570210B1 (en) | 2003-05-27 |
EP1228527A2 (en) | 2002-08-07 |
WO2001099163A2 (en) | 2001-12-27 |
WO2001099163A3 (en) | 2002-05-16 |
JP2003536271A (ja) | 2003-12-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW525220B (en) | Multilayer pillar array capacitor structure for deep sub-micron CMOS | |
KR100815172B1 (ko) | 캐패시터 | |
US6410954B1 (en) | Multilayered capacitor structure with alternately connected concentric lines for deep sub-micron CMOS | |
US6822312B2 (en) | Interdigitated multilayer capacitor structure for deep sub-micron CMOS | |
EP1806783B1 (en) | Improved interdigitated capacitive structure for an integrated circuit | |
EP0905792B1 (en) | Stacked-fringe integrated circuit capacitors | |
US6949781B2 (en) | Metal-over-metal devices and the method for manufacturing same | |
US5583359A (en) | Capacitor structure for an integrated circuit | |
US5266512A (en) | Method for forming a nested surface capacitor | |
US8680649B2 (en) | Multi-layer film capacitor with tapered film sidewalls | |
US7061746B2 (en) | Semiconductor component with integrated capacitance structure having a plurality of metallization planes | |
CN1165983C (zh) | 叠层电容器存储单元及其制造方法 | |
JP3987703B2 (ja) | 容量素子及びその製造方法 | |
CN1219753A (zh) | 半导体器件及其制造方法 | |
CN111900251B (zh) | Mom电容器及半导体元件 | |
WO2023029396A1 (zh) | 半导体结构及其制造方法 | |
WO2020056705A1 (zh) | 一种集成电路 | |
CN115249685A (zh) | 半导体结构及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |