KR101269291B1 - 상호맞물려진 횡측 핀(ｆｉｎ)들을 갖는 집적 캐패시터 - Google Patents

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Abstract

집적 회로("IC") 내의 캐패시터(100)는 제1 방향을 따라 연장된 제1 스파인(118, 132), 상기 제1 방향에 대해 수직한 제2 방향을 따라 상기 제1 스파인으로부터 연장된 제1 수직 요소(152)를 가지면서, IC의 제1 금속층 내에 형성된 제1 노드 컨덕터(102)를 갖는다. 제1 주두부 요소(153)는 제1 방향을 따라 연장하며, 제1 세리프 요소(150)는 제1 주두부 요소로부터 연장한다. 캐패시터는 또한 제2 스파인(106, 140), 상기 제2 스파인로부터 제1 스파인를 향해 연장된 제2 수직 요소(142), 제2 주두부 요소(145), 및 상기 제1 수직 요소(152)와 상기 제1 세리프 요소(150) 사이에서 상기 제2 주두부 요소로부터 연장된 제2 세리프 요소(148)를 갖는 제2 노드 컨덕터(104)를 갖는다.

Description

상호맞물려진 횡측 핀(ＦＩＮ)들을 갖는 집적 캐패시터{INTEGRATED CAPACITOR WITH INTERLINKED LATERAL FINS}
본 발명은 "집적 캐패시터"로서 통상적으로 칭해지는 집적 회로("IC") 내에 형성된 캐패시터에 관한 것이다.
일반적으로, IC를 제조하는 방법은, 트랜지스터와 같은 다양한 전기 디바이스들이 반도체 기판 내에 형성되는 전면 처리 시퀀스와, 전도성 비아 또는, 전기 디바이스를 IC의 단자와 기타 전기 디바이스에 연결시켜주는 삼차원 배선 구조를 형성하기 위해 금속층들을 상호연결시키는데 이용되는 기타의 기술들을 통해 교호하는 유전체 물질층들과 패턴화된 전도성 물질(일반적으로 금속)을 형성하는 것을 일반적으로 포함하는 후면 처리 시퀀스를 포함한다.
캐패시터는 다양한 목적으로 IC 시스템 내에서 이용된다. 많은 경우들에서, 캐패시터를 IC 칩 내에 병합시키는 것이 바람직하다. 매개적 유전체와 함께 두 개의 전도성 판들을 형성하는 것은 단순 접근법이지만, 이것은 획득된 캐패시턴스를 위해 비교적 큰 면적을 소모한다. 주어진 면적의 캐패시턴스를 증가시키기 위한 한가지 기술은 유전체에 의해 근접판(들)로부터 각각 분리된 다수의 전도성판들을 이용하는 것이다. 추가적인 기술들은 전도성 라인들이라고도 불리우는 전도성 스트립, 전도성 핑거, 또는 제1 및 제2 캐패시터 단자들(노드들)에 교호적으로 연결된 전도성 트레이스를 이용한다. 전도성 스트립들간에 결합된 측벽은 캐패시턴스를 제공한다. 집적 캐패시터 구조의 캐패시턴스를 더욱 증가시키기 위해 수직적 일치화로 배열되거나 오프셋된 전도성 스트립층들이 추가될 수 있다.
하나의 캐패시터는 집적 캐패시터의 제1 노드에 연결된 연속적 층들 내의 복수의 전도성 스트립들과, 이와 동일한 갯수의, 집적 캐패시터의 제2 노드에 연결된 전도성 스트립들을 교호적으로 갖는다. 전도성 스트립들은 연속층들상에서 하프 셀만큼 오프셋되어 있으며, 이로써 제1 노드에 연결된 전도성 스트립은 그 위에 및 그 양쪽 측면상에서 제2 노드에 연결된 전도성 스트립을 갖는다. 각 노드를 위한 층에서 동일한 갯수의 전도성 스트립들을 제공하는 것은 기판에 대한 각 노드의 결합을 균형맞추게하는데, 이것은 몇몇 응용들에서는 바람직하지만, 하나의 노드에서 결합이 적은 것이 바람직한 스위칭 응용들과 같은, 다른 응용들에서는 바람직하지가 않다. 기판에 대한 결합을 감소시키기 위해, 두꺼운 실리콘 다이옥사이드층(layer of silicon dioxide)이 기판과 전도성 스트립의 제1층사이에서 이용된다. 이것은 표준적인 CMOS 제조 시퀀스에서 집적하는 것을 어렵게 할 수 있고, 표준 공정 플로우에 추가적인 단계들이 추가될 것을 필요로 할 수 있다. 추가적인 표면 면적을 소모하는 버스 스트립(buss strip)을 이용하여, 중첩하는 병렬적인 전도성 스트립들은 각자의 끝에서 연결된다.
집적 캐패시터를 제공하는 또다른 접근법은 동일 노드에 연결된 중첩하는 전도성 스트립과 함께 캐패시터의 교호적인 노드들에 연결된 층에서 전도성 스트립을 갖는 것이다. 이것은 캐패시터의 제1 노드에 연결된 상호접속 비아들 및 전도성 스트립들의 격벽과 함께 제2 노드에 연결된 상호접속 비아들 및 전도성 스트립들의 인접한 격벽들을 본질적으로 형성한다. 동일 노드에 연결된 중첩하는 전도성 스트립은 버스 스트립과 연관된 손실된 표면 면적을 회피시키지만, 상부 스트립이 하부 스트립으로서 동일 노드에 연결되기 때문에 층간 캐패시턴스는 감소된다. 이러한 효과는 다소 소거되는데, 그 이유는 임계 치수가 수축함에 따라, 스트립간 캐패시턴스층가 층간 캐패시턴스보다 더 지배적이 되기 때문이다. 다시 말하면, 연속적인 금속층들간의 유전층 분리는 임계 치수가 감소됨에 따라 전도성 스트립들간의 유전층 분리보다 점진적으로 더 커진다.
집적 캐패시터는 높은 비캐패시턴스(specific capacitance)를 갖는 것이 일반적으로 요망되지만, 제조력 및 양호도(quality factor; "Q 계수)가 또한 많은 경우들에서 관심사항이다. 하나의 제조력 관심사항은 대규모 IC내에서, 웨이퍼에 걸쳐서 및 로트(lot) 마다, 집적 캐패시터의 최종적인 캐패시턴스값을 제어하는 것이다.
따라서, 일관된 캐패시턴스값을 제공하도록 제조가능한 집적 캐패시터가 요망된다. 일반적으로, 집적 캐패시터는 단위 면적 당 높은 캐패시턴스와, 낮은 손실(레지스턴스)과, 낮은 자기 인덕턴스를 갖는 것이 더 요망되는데, 이것은 자기 공진 주파수와 캐패시터 회로의 퀄리티를 증가시킴으로써 고주파수 응용을 향상시킨다. 몇몇 응용들에서, 전기적 노이즈로부터 집적 캐패시터를 쉴딩(shielding)시키는 것이 추가적으로 요망된다.
집적 회로("IC") 내의 캐패시터는, 제1 방향을 따라 연장된 제1 스파인(spine), 상기 제1 방향에 대해 수직한 제2 방향을 따라 상기 제1 스파인으로부터 연장된 제1 수직 요소(element), 상기 제1 방향을 따라 연장된 제1 주두부(capital) 요소, 및 상기 제1 스파인을 향해 상기 제1 주두부 요소로부터 연장된 제1 세리프(serif) 요소를 갖추며, IC의 제1 금속층 내에서 형성된 제1 노드 컨덕터를 갖는다. 캐패시터는 또한 제1 방향을 따라 연장된 제2 스파인, 상기 제1 스파인을 항해 상기 제2 방향을 따라 상기 제2 스파인으로부터 연장된 제2 수직 요소, 상기 제1 스파인과 상기 제2 스파인 사이에서 상기 제1 방향을 따라 연장된 제2 주두부 요소, 및 상기 제2 스파인을 향해 상기 제2 주두부 요소로부터 연장된 제2 세리프 요소를 갖추며, IC의 제1 금속층 내에서 형성된 제2 노드 컨덕터를 가지며, 상기 제2 세리프 요소는 상기 제1 수직 요소와 상기 제1 세리프 요소 사이에 배치된다.
일관된 캐패시턴스값을 제공하도록 제조가능한 집적 캐패시터가 제공될 수 있다.
첨부 도면(들)은 본 발명의 하나 이상의 양태들에 따른 예시적인 실시예(들)을 도시하지만, 첨부 도면(들)은 본 발명을 도시된 실시예(들)로 한정시키는 것이 아닌, 단지 설명과 이해를 위한 것으로서 받아들여져야한다.
도 1a는 실시예에 따른, 상호맞물려진 횡측 핀(fin)의 준-프랙탈(quasi-fractal) 패턴을 갖는 집적 캐패시터의 층의 평면도이다.
도 1b는 도 1a의 집적 캐패시터의 일부분의 평면도이다.
도 1c는 도 1a에 따른 집적 캐패시터의 실시예에서의 모서리 라운딩을 나타내는 평면도이다.
도 2a는 집적 회로의 후면층들에서 병합된 집적 캐패시터의 측면도이다.
도 2b는 층들간에 교호하는 극성을 갖는 집적 회로의 후면층들에서 병합된 도 1a에 따른 집적 캐패시터의 측면도이다.
도 3은 실시예에 따른 집적 캐패시터를 병합한 FPGA의 평면도이다.
프로그램가능 로직 디바이스와 같은 복합 IC는 반도체 기판 위에서 형성된 유전체 물질층들에 의해 분리되고, 배선 연결 및 기타의 기능들을 위해 이용되는 여러 개의 패턴화된 금속층들을 종종 갖는다. 본 발명의 몇몇 실시예들은 적절한 금속층들에서 희망하는 패턴을 형성하는 마스크와 금속간 유전체(inter-metal dielectric; "IMD")층 또는 층간 유전체(inter-layer dielectric; "ILD")를 관통하는 비아들을 이용함으로써 기존의 CMOS 공정 시퀀스들에 적응가능하다. 비아들은 접촉 플러그, 다마신, 또는 듀얼 다마신 기술들과 같은, 공지된 여러 개의 기술들 중에서 임의의 기술을 이용하여 형성된다. 마찬가지로, 전도성 스트립들은 박막 금속 에칭, 박막 금속 리프트 오프, 다마신, 또는 듀얼 다마신 기술들과 같은, 공지된 여러 개의 기술들 중에서 임의의 기술을 이용하여 형성된다. 몇몇 실시예들에서, 전도성 층들 중 하나는 폴리실리콘 또는 희생 층이다. 추가적인 실시예에서, 반도체 기판 내의 전도성 웰은 캐패시터판 또는 쉴드(shield)의 일부분을 형성한다.
집적 캐패시터는 다양한 응용들에서 이용된다. 집적 캐패시터에 바쳐진 IC의 표면 면적을 감소시키기 위해서는 높은 비캐패시턴스가 일반적으로 바람직하지만, 결과적인 캐패시턴스값은 또한 튜닝 응용들과 같은 많은 응용들에서 매우 중요하다. 즉, IC 칩에 걸친 캐패시턴스값, 웨이퍼에 걸친 캐패시턴스값, 및 로트간 캐패시턴스값은 몇몇 응용들에서 비캐패시턴스를 희생시킬만큼 충분히 중요하다. 주로 층내(횡측적) 캐패시턴스에 의존하는 집적 캐패시터는 층간(수직적) 캐패시턴스에 많이 의존하는 집적 캐패시터와 비교하여 상대적으로 낮은 변동을 보여주는데, 그 이유는 치수 정확도가 보다 잘 제어가능하기 때문이다. 캐패시터는 일반적으로 두 개의 단자 디바이스로서 간주되며, 본 명세서에서 설명된 "상부" 노드 및 "바닥" 노드는 일반적으로 캐패시터의 이러한 두 개의 단자들에 대응한다는 것을 유념해둔다. 따라서, 후술하는 구조들은 하나의 노드 또는 나머지 다른 하나의 노드에 (예컨대, 전기적으로)연결되는 것으로서 간주될 수 있거나, 또는 노드의 부분들을 형성하는 것으로서 간주될 수 있다. 노드는 자신에 연결된 용량성 구조들로부터 분리되지 않지만, 이러한 구조들은 노드의 부분들을 형성할 수 있다.
용어 "상부" 노드 및 "바닥" 노드는 IC 또는 기타 구조물에 상대적인 노드들의 물리적 배향에 반드시 관련된 것은 아니며, 단지 이것들은 편의적인 용어들로서 이용된 것이다. 몇몇 회로 응용들에서, 캐패시터의 상부 노드는 증폭기 또는 기타 디바이스의 고임피던스 또는 고이득 포트에 연결된 노드를 가리킨다. 시스템 온 칩("SoC")에서, 아날로그-디지털 컨버터("ADC")상의 정확도는 바닥 노드를 제외한 다른 모든 노드들에 대한 상부 노드에서의 기생 캐패시턴스(Ctop)와 양쪽 노드들간의 유용한 부동 신호 캐패시턴스인 캐패시턴스(Csig)의 비율에 의존적이다. 기생 캐패시턴스(Ctop)가 낮게 유지되도록 접지 전류 또는 전압 공급 요동으로부터 상부판을 쉴딩시키는 것이 바람직하다. 상부 노드를 본질적으로 뒤덮기 위해 바닥 노드를 이용하는 것은 상부 노드 주변에 페러데이 쉘의 일부를 본질적으로 형성하고, 몇몇 실시예들에서, IC 내의 다른 전도성 요소들로부터 상부 노드를 멀리 떨어지도록함으로써 상부 노드가 회로 내의 다른 노드들과 결합되지 못하도록 격리시킨다. 상부 노드에 대한 전기적 연결은 바닥 노드 쉴드를 통해 이루어지며, 이에 따라 바닥 노드 쉴드는 상부 노드를 완전히 에워싸지 않는다는 것은 본 발명분야의 당업자에 의해 이해되는 사항이다.
몇몇 실시예들에서, 상부 노드의 일부 측면들은 쉴딩되지 않은채 남겨진다. 예를 들어, 다른 노드들로부터 물리적으로 떨어져 있는 상부 노드의 끝은 쉴딩되지 않은채 남겨질 수 있다. 다른 실시예들에서, 집적 캐패시터는 설계 셀로서 이용되고, 인접한 집적 캐패시터들은 보다 높은 총 캐패시턴스를 획득하기 위해 병렬로 연결된다. 몇몇 실시예들에서, 통상적으로 연결된 인접한 집적 캐패시터들의 바닥 노드 쉴드의 부분들은 생략되며, 이에 따라 보다 높은 패킹 밀도를 가능하게 해준다. FPGA(field programmable gate array)의 MGT(multi-gigabit transceiver)에서의 고주파수 아날로그 회로와 같은 또다른 응용들에서, 노드 쉴드는 캐패시터의 판들간에 균형을 유지하도록 생략된다. 캐패시터는 일반적으로 폭넓은 다양한 집적 회로들과 폭넓은 다양한 응용들에서 유용된다. 예를 들어, 하나 이상의 캐패시터들이 아날로그-디지털 컨버터에서와 같이 스위치드 캐패시터 네트워크를 위해 유용될 수 있거나, 또는 (예컨대, MGT에서) AC 시그널링을 위한 디커플링 또는 필터링 캐패시터로서 유용될 수 있다. 일반적으로, 본 명세서에서 설명된 캐패시터 구조는 캐패시턴스를 필요로 하는 임의의 응용에서 유용될 수 있다.
도 1a는 실시예에 따른, 상호맞물려진 횡측 핀(fin)의 패턴을 갖는 집적 캐패시터(100)의 층의 평면도이다. 상호맞물림 패턴은 상부 노드 컨덕터(104)의 T형상 핀의 대응하는 패턴과 상호맞물려진 바닥 노드 컨덕터(102)의 T형상 핀의 반복적인 패턴이다. 하나의 핀의 세리프(serif)(도 1b의 참조번호 150을 참조한다)는 인접한 핀의 세리프(도 1b의 참조번호 148을 참조한다)와 수직부(도 1b의 참조번호 142를 참조한다) 사이에 있다. 제1 수직 요소, 상기 제1 주두부 요소, 상기 제1 세리프 요소 및 상기 제2 세리프 요소는 제1 전도성 핀(fin)을 형성하고, 제2 전도성 핀, 제3 전도성 핀 및 제4 전도성 핀은 각각 상기 제1 전도성 핀처럼 형성된다. 용어 "수직부"는 레터링과 연관된 용어에 따라 핀의 전도성 요소를 설명하는데 이용되며, 이것은 반드시 이러한 전도성 요소의 임의의 특정한 배향을 지칭하는 것은 아니다.
상부 노드 컨덕터(104)의 핀의 열(Tier)들은 버스 바(buss bar)(110)와 함께 전기적으로 연결된다. T형상의 핀들은 열의 스파인(106, 108)으로부터 수직하게 양방향으로 연장된다. 핀들은 서로 대향하지만(즉, 이들은 스파인(106)의 축을 따라 미러 이미지화된다), 대안적인 실시예들에서는 이들은 서로 대향되지 않는다(즉, 스파인으로부터 일 방향으로 연장하는 핀은 스파인으로부터 다른 방향으로 연장하는 핀과 직접적으로 대향되지 않는다).
상부 노드 컨덕터(104)의 버스 바(110)와 최외각 스파인(112)은 바닥 노드 쉴드 바들(114, 116)로 에워싸여진다. 핀들은 대향 노드 극성을 갖는 대응 핀들과 맞물려지도록 최외각 스파인(112)으로부터 안쪽으로 연장한다. 바닥 노드 쉴드 바들(114, 116)은 상부 노드 컨덕터의 버스 바(110)와 최외각 스파인(112)에 횡측으로 결합하면서 상부 노드 컨덕터의 버스 바(110)와 최외각 스파인(112)이 IC의 다른 노드들에 횡측으로 결합하는 것을 쉴딩시킨다. 마찬가지로 바닥 노드 컨덕터의 버스 바(118)와 최외각 스파인(120)은 상부 노드 컨덕터(104)의 T형상 핀 및 다른 전도성 피처들(features)을 쉴딩시킨다. 따라서, 상부 노드 컨덕터(104)는 상부 노드 접촉 트레이스(122)를 위해 제공된 작은 갭을 제외하고, 본질적으로 바닥 노드 컨덕터(102) 내에서 완전히 둘러싸여진다. 대안적인 실시예에서, 바닥 노드 컨덕터는 상부 노드 컨덕터를 완전히 둘러싸며, 상부 노드 컨덕터로의 전기적 연결은 상부 노드 컨덕터가 형성된 금속층의 위 또는 아래에 있는 IC의 후면부 스택 내의 금속층으로부터의 하나 이상의 비아들을 통해 이루어진다.
상부 노드 컨덕터 및 바닥 노드 컨덕터는 증착된 실리콘 다이옥사이드 또는 다른 유전체와 같은, 유전체 물질 내에서 형성된다. 특별한 실시예에서, 트렌치들이 유전체 물질 내에서 형성되고, 그런 후 트렌치들은 금속으로 채워져서 금속 트레이스를 형성한다. 특별한 실시예에서, 금속 트레이스는 자신들이 폭보다도 깊은데, 이것은 높은 비캐패시턴스를 위한 횡측 캐패시턴스 및 빽빽한 패킹을 촉진시킨다. 예시적인 실시예에서, 금속 트레이스는 트레이스가 형성된 금속층을 위한 제조 기술 노드 공정에서 허용된 최소 금속 라인 폭, 및 허용된 최소 금속 트레이스 간격(즉, 유전체 측벽 두께)을 갖도록 제조된다. 또다른 실시예에서, 금속 트레이스 폭 및 금속 트레이스 간격은 금속층에 대한 최소 허용값들을 10% 초과하는데, 이것은 향상된 신뢰도 및 산출량을 제공할 수 있다. 다른 실시예들에서, 높은 비캐패시턴스에 대한 요구 및 양호한 제조능력 및 신뢰도에 대한 요구를 균형맞추기 위해 금속 트레이스 폭 및 간격이 선택된다. 또다른 실시예에서, 제1 금속층은 제1 최소 라인폭과 제1 최소 간격을 가지며, 제2 금속층은 제1 최소 라인폭보다 큰 제2 최소 라인폭과 제1 최소 간격보다 큰 제2 최소 간격을 가지는데, 이것은 종종 후면 스택 금속층들에서 흔한 경우이다. 예를 들어, M번째 금속층은 M-1번째 금속층보다 폭넓은 트레이스 및 간격을 필요로 할 수 있다. 극성(즉, 노드 연결들)이 연속된 금속층들에서 교호하는 실시예(도 2b 참조)에서, 양호한 수직적 캐패시턴스 결합을 획득하기 위해 M번째 층에서의 피처들 아래에 놓이도록 M-1번째 금속층에서의 피처 크기가 선택된다. 즉, 상위의 인접한 M번째 층에서의 피처들과 정합되기 위해 M-1번째 층에서의 피처들은 최소 설계 규칙들에 따라 획득될 수 있는 것 보다 크다. 대안적인 실시예에서, 연속적인 층들은 상이한 크기(라인폭 및 간격)의 유사한 T형상 핀 어레이들을 가지며, 이들 중 몇몇은 하위 금속층 내의 대향 노드에 연결된 전도성 요소와 중첩하거나 또는 부분적으로 중첩한다. 핀 어레이는 핀들이 내부에 정의되어 있는 금속층에서의 트레이스들(122, 123)을 통해 캐패시터 노드들에 전기적으로 연결되거나, 또는 비아들(도 2a의 참조번호 210을 참조)을 통해 상위 또는 하위(즉, 상부 또는 하부) 전도성층 내의 노드 요소에 연결된다. 특별한 실시예에서, 상부 노드 컨덕터(104)로의 전기적 연결은 트레이스(122)를 통해 행해지며, 트레이스(123)는 생략되며, 바닥 노드 컨덕터로의 전기적 연결은 비아들을 통해 바닥 노드 쉴드판(도 2b의 참조번호 214 참조)과 같은, 또다른 층에 대해 행해진다.
추가적인 실시예에서, 상부 및 바닥 노드 커넥터들은 도 1a에서 도시된 금속층 내의 금속 트레이스들로부터 다음번째 하부 금속 또는 폴리층 또는 기판을 향해 연장하는, 듀얼 다마신 공정을 이용하여 형성된 비아와 같은, 전도성 비아를 포함한다. 일 실시예에서, 비아는 하부 금속층 내의 상부 및 바닥 노드 컨덕터들에 연결된다. 특별한 실시예에서, 하부 금속층에서의 상부 및 바닥 노드 커넥터들은 도 1a에서 도시된 층 내의 금속 패턴과 본질적으로 동일하고, 동일한 극성을 가지며, 전도성 비아들은 연속적인 금속층들에서 노드 컨덕터들을 연결시킨다. 대안적인 실시예에서, 비아들은 단일 종단되며 하위 금속층에 전기적으로 연결되지 않지만, 상부 및 바닥 노드 커넥터들의 횡측 캐패시턴스를 증가시킨다. 40 nm 노드 기술에서, 최대 허용가능한 갯수의 전도성 비아들이 최소 비아 간격 또는 거의 최소의 비아 간격으로 추가될 때, 상부 및 바닥 노드 커넥터들에 전도성 비아들을 추가하는 것은 도 1a에 따른 집적 캐패시터의 비캐패시턴스를 약 15%만큼 증가시킬 것으로 예상된다.
도 1b는 도 1a의 집적 캐패시터의 일부분(130)의 평면도이다. 상부 노드 컨덕터의 열(Tier)은 스파인(132)과 핀들(134, 136, 138)을 포함한다. 여러 유형들의 핀들이 실시예들에서 대안적으로 이용된다. 집적 캐패시터는 바닥 노드 스파인(140)으로부터 연장하며 상부 노드 핀들(134, 136, 138)과 교호하는 바닥 노드 핀들(144, 147)을 갖춘 바닥 노드 열을 갖는다. 상부 노드 핀(144)은 바닥 노드 스파인(140)으로부터 바닥 노드 핀의 주두부(capital) (145) 까지 연장하는 제1 수직 전도성 요소(142)를 갖는다. 스파인(140)은 제1 방향을 따라 연장하며, 수직 요소(element) (142)는 제1 방향에 본질적으로 수직한 제2 방향을 따라 스파인(140)으로부터 연장한다. 주두부 요소(145)는 제1 세리프(serif) 요소(146)와 제2 세리프 요소(148) 사이에서 제1 방향을 따라 연장하며, 이 세리프 요소들 모두는 제1 수직 요소(142)에 본질적으로 평행한, 제2 방향을 따라 주두부 요소(145)로부터 상기 열의 스파인(140)을 다시 향해 연장한다. 상부 노드 핀(136)의 제3 세리프 요소(150)는 제1 수직 요소(142)와 제2 세리프 요소(148) 사이에 배치된다. 상부 노드 핀들은 바닥 노드 핀들과 유사하며, 이에 따라 상부 노드 핀들의 상세한 설명은 생략한다. 추가적인 실시예에서, 핀은 제1 방향을 따라 세리프들의 원위 말단부들로부터 다시 수직 요소를 항해 연장하며 반대편 극성의 대향하는 핀들상의 대응하는 돌출부와 맞물려진 돌출부들을 포함한다.
도 1c는 도 1a에 따른 집적 캐패시터의 실시예에서의 모서리 라운딩을 나타내는 평면도이다. 제1 노드 컨덕터(162)의 외부 모서리(160)는 제2 노드 컨덕터(166)의 내부 모서리(164)에 마주해 있다. 작은 노드 기술(일반적으로 90nm 미만의 CMOS 공정 및 보다 구체적으로는 65nm 미만의 CMOS 공정)에서 미세한 금속 피처들을 정의할 때에 리소그래픽 공정에서의 광 분산으로 인한 모서리 라운딩은 일반적인 과제이지만, 하나의 모서리의 라운딩은 반대편 모서리에서의 라운딩에 의해 정합되기 때문에 모서리 라운딩은 이러한 집적 캐패시터의 비캐패시턴스를 악화시키지 않는다. 도 1a의 준 프랙탈 패턴은 모서리 라운딩에 의해 크게 영향을 받지 않으며, 이에 따라 공정 스프레드에 취약하지 않은데, 이것은 IC상의 집적 캐패시터들 사이 또는 웨이퍼에 걸친 IC들 사이의 개선된 정합을 제공해준다.
도 2a는 집적 회로의 후면층들에서 병합된 집적 캐패시터(200)의 측면도이다. 집적 캐패시터(200)는 설명의 단순명료함을 위해 단지 소수개의 핀들 및 부분적인 핀들의 단면을 도시한다. 실시예에 따른 전형적인 집적 캐패시터는 열 내에 수백개의 핀들을 갖는다. 제1 금속층(M1)과 제2 금속층(M2) 모두는 도 1a에 따른 상호맞물림된 핀들의 준 프랙탈 패턴을 갖는다. 제2 금속층(M2)은 제1 금속층(M1)과 동일한 극성을 가지며, 즉, 제2 금속층의 상부 노드 컨덕터(202)는 제1 금속층의 상부 노드 컨덕터(204)위에 놓이며, 제2 금속층의 바닥 노드 컨덕터(206)는 제1 금속층의 바닥 노드 컨덕터(208) 위에 놓인다. 비아간 용량성 결합을 제공함으로써 상부 노드 컨더터들 사이 및 바닥 노드 컨덕터들 사이의 전도성 비아들(210, 212)은 상부 노드와 바닥 노드사이의 횡측 캐패시턴스를 증가시키는데, 이것은 위에 놓인 전도성 요소들의 극성이 교호하는 실시예들(도 2b를 참조)에 비해 수직적 용량성 결합에서의 손실을 상쇄시킨다
집적 캐패시터(200)는 택일적인 상부 바닥 노드 쉴드판(214)과 택일적인 하부 바닥 노드 쉴드판(216)을 포함하며, 이것은 특별한 실시예에서 IC의 폴리실리콘("폴리")층 내에서 형성되지만, 일반적으로는 임의의 적절한 층 내에서 형성될 수 있다. 상부 바닥 노드 쉴드판은 인접한 금속 시트보다는, 패턴화된 금속의 넓은 스트립들로 형성되는 것이 일반적인데, 그 이유는 대부분의 IC 제조 공정들이 금속층에서 형성된 피처들을 위한 최소 라인폭 규격을 갖기 때문이다. 만약 설계 규칙들이 허용하는 경우라면 폴리층내에 형성된 하부 바닥 노드 쉴드판은 인접한 시트일 수 있다. 금속층내에 형성된 하부 바닥 노드 쉴드판은 또한 패턴화된 금속의 넓은 스트립들로 형성될 가능성이 있을 것이다. 상부 및 하부 바닥 쉴드판들은 IC 내의 다른 노드들에 대한 원하지 않는 결합으로부터 상부 노드를 쉴딩시키고, 중간 금속층들에서 상부 노드 컨덕터들에 대한 추가적인 수직적 결합을 제공하며, 이에 따라 집적 캐패시터의 비캐패시턴스를 증가시킨다.
바닥 노드 전도성 요소들에 의한 상부 노드 전도성 요소들의 쉴딩은 예컨대, IC 내의 낮은 왜곡으로 샘플링된 데이터 전송을 보장하기 위해 요망된다. 추가적인 실시예에서, IC 내의 다른 노드들에 대한 원하지 않는 결합으로부터 바닥 노드를 쉴딩시키기 위해, 예컨대, 아날로그 접지, 디지털 접지, 또는 Vdd에 연결된 택일적인 기준 쉴드판(218)이 제공될 수 있다. 열 공정 및 증착 공정으로부터 형성된 실리콘 옥사이드(들)과 같은, 유전체 물질(220)은 IC 내의 노드들을 전기적으로 격리시킨다. 몇몇 실시예들에서, 특별한 응용의 요건에 따라 쉴딩의 일부분 또는 전부가 생략될 수 있다.
추가적인 실시예에서, 제3 금속층은 준 프랙탈 패턴을 가지며, 택일적인 쉴드판은 제5 금속층내에서 형성되는데, 이것은 특별한 실시예에서 IC의 접지 평면층이다. 또다른 실시예에서, 상호맞물림된 핀들의 추가적인 층이 포함된다(예컨대, 바닥 노드 쉴드판(214)이 M4 층 내에 형성되고, 기준 쉴드판(218)이 M5 층 내에 형성된다). M5 층 내에 접지 쉴드판을 형성하는 것은 M5 층이 접지 평면층을 제공하는데 이용되는 IC에서 특히 바람직하며, 집적 캐패시터 위에 놓인 M5 층의 일부분이 아날로그 접지 평면을 제공하는 IC에서 보다 더 바람직하며, 이것은 종종 IC 내의 디지털 접지 노드보다 전기적 노이즈를 갖지 않는다. 다른 실시예에서, 상호맞물림된 핀들의 추가적인 층들이 M3층 및 M4층 내에 형성되며, 바닥 노드판이 M5층 내에 형성된다. 또다른 실시예에서, 쉴드판들은 생략되거나, 또는 오직 하나의 쉴드판[예컨대, 폴리판(216)]이 제공된다.
도 2b는 층들간에 교호하는 극성을 갖는 집적 회로의 후면층들에서 병합된 도 1a에 따른 집적 캐패시터(230)의 측면도이다. 집적 캐패시터(230)는 설명의 단순명료함을 위해 단지 소수개의 핀들의 단면을 도시한다. 실시예에 따른 전형적인 집적 캐패시터는 각각의 열 내에 수백개의 핀들을 갖는다. 제1 금속층(M1)과 제2 금속층(M2) 모두는 도 1a에 따른 상호맞물림된 핀들의 준 프랙탈 패턴을 갖는다. 제2 금속층(M2)은 제1 금속층(M1)과 반대의 극성을 가지며, 즉, 제2 금속층의 상부 노드 컨덕터(232)는 제1 금속층의 바닥 노드 컨덕터(234)위에 놓이며, 제2 금속층의 바닥 노드 컨덕터(236)는 제1 금속층의 상부 노드 컨덕터(238) 위에 놓인다. 인접층들에서의 교호하는 극성은 수직적 캐패시턴스를 향상시킨다. 예컨대, 예시적인 40nm 노드 기술에서 금속층들간의 수직적 캐패시턴스는 집적 캐패시터의 캐패시턴스를 대략 30%만큼 증가시킨다.
집적 캐패시터(230)는 택일적인 상부 바닥 노드 쉴드판(214)과 택일적인 하부 바닥 노드 쉴드판(216)을 포함하며, 이것은 특별한 실시예에서 IC의 폴리실리콘("폴리")층 내에서 형성된다. 상부 바닥 노드 쉴드판은 인접한 금속 시트보다는, 패턴화된 금속의 넓은 스트립들로 형성되는 것이 일반적인데, 그 이유는 대부분의 IC 제조 공정들이 금속층에서 형성된 피처들을 위한 최소 라인폭 규격을 갖기 때문이다. 만약 설계 규칙들이 허용하는 경우라면 폴리층내에 형성된 하부 바닥 노드 쉴드판은 인접한 시트일 수 있다. 금속층내에 형성된 하부 바닥 노드 쉴드판은 또한 패턴화된 금속의 넓은 스트립들로 형성될 가능성이 있을 것이다. 상부 및 하부 바닥 쉴드판들은 IC 내의 다른 노드들에 대한 원하지 않는 결합으로부터 상부 노드를 쉴딩시키고, 중간 금속층들에서 상부 노드 컨덕터들에 대한 추가적인 수직적 결합을 제공하며, 이에 따라 집적 캐패시터의 비캐패시턴스를 증가시킨다.
바닥 노드 전도성 요소들에 의한 상부 노드 전도성 요소들의 쉴딩은 예컨대, IC 내의 낮은 왜곡으로 샘플링된 데이터 전송을 보장하는데 바람직하다. 추가적인 실시예에서, IC 내의 다른 노드들에 대한 원하지 않는 결합으로부터 바닥 노드를 쉴딩시키기 위해, 예컨대, 아날로그 접지, 디지털 접지, 또는 Vdd에 연결된 택일적인 기준 쉴드판(218)이 제공될 수 있다. 열 공정 및 증착 공정으로부터 형성된 실리콘 옥사이드(들)과 같은, 유전체 물질(220)은 IC 내의 대향하는 노드 요소들을 전기적으로 격리시킨다.
추가적인 실시예에서, 제3 금속층은 준 프랙탈 패턴을 가지며, 택일적인 쉴드판은 제5 금속층내에서 형성되는데, 이것은 특별한 실시예에서 IC의 접지 평면층이다. 또다른 실시예에서, 상호맞물림된 핀들의 추가적인 층이 포함된다(예컨대, 바닥 노드 쉴드판(214)이 M4 층 내에 형성되고, 기준 쉴드판(218)이 M5 층 내에 형성된다). M5 층 내에 접지 쉴드판을 형성하는 것은 M5 층이 접지 평면층을 제공하는데 이용되는 IC에서 특히 바람직하며, 집적 캐패시터 위에 놓인 M5 층의 일부분이 아날로그 접지 평면을 제공하는 IC에서 보다 더 바람직하며, 이것은 종종 IC 내의 디지털 접지 노드보다 전기적 노이즈를 갖지 않는다. 다른 실시예에서, 상호맞물림된 핀들의 추가적인 층들이 M3층 및 M4층 내에 형성되며, 바닥 노드판이 M5층 내에 형성된다. 또다른 실시예에서, 쉴드판들은 생략되거나, 또는 오직 하나의 쉴드판[예컨대, 폴리판(216)]이 제공된다.
설명된 층들의 갯수 및 유형들은 단지 예시적에 불과하며, 몇몇 실시예들에서는 다른 적절한 층들이 이용될 수 있고, 임의의 갯수의 층들이 이용될 수 있다는 것을 유념한다. 예를 들어, 층들은 제조 공정에서 이용가능한 층들의 갯수 및 유형들에 좌우될 수 있으며, 이와 다른 배열들은 본 발명분야의 당업자에게 자명할 것이다. 일반적으로, 본 발명의 실시예들에 따라 임의의 적절한 층, 및 임의적인 갯수의 층들이 이용될 수 있다.
도 3은 실시예에 따른 집적 캐패시터를 병합한 FPGA(300) 반도체 디바이스의 평면도이다. FPGA(300)는 RAM 및 로직회로에서와 같은, 여러개의 기능 블럭들 내에 CMOS부들을 포함하며, 이것은 CMOS 제조 공정을 이용하여 제조된다. 본 발명의 하나 이상의 실시예들에 따른 하나 이상의 집적 캐패시터(355)는 클럭 회로(305), 멀티 기가비트 트랜스시버(301)와 같은, FPGA의 여러 개의 임의적인 기능 블럭들, 또는 이와 다른 기능 블럭; 수많은 기능 블럭들; 또는 FPGA(300)의 물리적 섹션 또는 세그먼트 내에 병합된다. 집적 캐패시터(355)는 캐패시터의 하나의 단자 또는 양쪽 단자들이 스위칭되는 응용들에서 특히 바람직할 수 있으며, 상부 노드 쉴딩을 포함한 실시예들은 상부 노드가 FPGA(300) 내의 회로의 고임피던스 또는 고이득 노드에 연결되거나 스위칭되는 응용들에서 더 바람직할 수 있다. 실시예들에 따른 집적 캐패시터들은 또한 자신들이 하나의 신호 노드를 다른 신호 노드에 결합시키는 부동 캐패시터들로서 이용되는, MGT에서의 평활화 필터에서와 같은 응용들에서 바람직할 수 있다. 특별한 실시예에서, 실시예에 따른 집적 캐패시터는 트랜스시버 섹션 또는 신호 처리 섹션과 같은, FPGA의 아날로그 섹션 내에 병합된다. 추가적인 실시예에서, 집적 캐패시터는 아날로그 접지 금속층(예컨대, 예시적인 FPGA에서 M5층) 내에 형성된 기준 쉴드판(도 2a 및 도 2b의 참조번호 218 참조)을 포함하며, 기준 쉴드판은 디지털 접지 단자보다 일반적으로 더 조용한 FPGA의 아날로그 접지 단자에 연결된다.
FPGA 아키텍쳐는 멀티 기가비트 트랜스시버(multi-gigabit transceiver; "MGT")(301), 구성가능 로직 블럭(configurable logic block; "CLB")(302), 랜덤 액세스 메모리 블럭(random access memory block; "BRAM")(303), 입력/출력 블럭(input/output block; "lOB")(304), 구성 및 클럭 로직(configuration and clocking logic; "CONFIG/CLOCKS")(305), 디지털 신호 프로세싱 블럭(digital signal processing block; "DSP")(306), (예컨대, 구성 포트 및 클럭 포트와 같은) 특수화된 입력/출력 블럭(input/output block; "I/O")(307), 및 디지털 클럭 관리기, 아날로그-디지털 컨버터, 시스템 모니터링 로직 등과 같은 기타 프로그램가능 로직(308)을 포함한 방대한 갯수의 상이한 프로그램가능 타일들을 포함한다. 몇몇의 FPGA는 또한 전용 프로세서 블럭("PROC")(310)을 포함한다.
몇몇의 FPGA에서, 각각의 프로그램가능 타일에는 각각의 인접한 타일내의 대응하는 상호접속 요소에 대한 표준화된 접속부들을 갖는 프로그램가능 상호접속 요소("INT")(311)가 포함된다. 그러므로, 취해진 프로그램가능 상호접속 요소들은 도시된 FPGA에 대한 프로그램가능 상호접속 구조를 함께 구현한다. 도 3의 상단부에 포함된 예시들에 의해 도시된 바와 같이, 프로그램가능 상호접속 요소(INT)(311)는 또한 동일 타일내의 프로그램가능 로직 요소에 대한 접속부들을 포함한다.
예를 들어, CLB(302)는 사용자 로직을 구현하도록 프로그램될 수 있는 구성가능 로직 요소("CLE")(312) 및 단일 프로그램가능 상호접속 요소("INT")(311)를 포함할 수 있다. BRAM(303)은 하나 이상의 프로그램가능 상호접속 요소들에 더하여 BRAM 로직 요소("BRL")(313)를 포함할 수 있다. 일반적으로, 타일내에 포함된 상호접속 요소들의 갯수는 타일의 높이에 좌우된다. 도시된 실시예에서, BRAM 타일은 네 개의 CLB와 동일한 높이를 가지지만, 다른 갯수들(예컨대, 다섯 개)이 또한 이용될 수 있다. DSP 타일(306)은 적절한 갯수의 프로그램가능 상호접속 요소들에 더하여 DSP 로직 요소("DSPL")(314)를 포함할 수 있다. IOB(304)는, 예컨대 프로그램가능 상호접속 요소들(INT)(311)의 하나의 인스턴스에 더하여 입력/출력 로직 요소("IOL")(315)의 두 개의 인스턴스를 포함할 수 있다. 본 발명분야의 당업자에게 자명한 바와 같이, 예컨대 I/O 로직 요소(315)에 연결된 실제의 I/O 패드들은 도시된 다양한 로직 블럭들 위에서 층형성된 금속을 이용하여 제조되며, 이것은 일반적으로 입력/출력 로직 요소(315)의 영역으로 한정되지 않는다. 도시된 실시예에서, (도 3에서 음영표시된) 다이의 중심 근처의 기둥형 영역은 구성 로직, 클럭 로직, 및 기타 제어 로직을 위해 이용된다.
도 3에서 도시된 아키텍쳐를 활용한 몇몇의 FPGA들은 FPGA의 대부분을 구성하는 정규의 기둥형 구조를 분열시키는 추가적인 로직 블럭들을 포함한다. 추가적인 로직 블럭들은 프로그램가능 블럭들 및/또는 전용 로직일 수 있다. 예를 들어, 도 3에서 도시된 프로세서 블럭("PROC")(310)은 CLB 및 BRAM의 여러 컬럼들에 뻗쳐있다.
도 3은 단지 예시적인 FPGA 아키텍쳐를 도시하려고 의도한 것임을 주목하라. 컬럼내의 로직 블럭들의 갯수, 컬럼들의 상대적 폭, 컬럼들의 갯수 및 배열, 컬럼들내에 포함된 로직 블럭들의 유형, 로직 블럭들의 상대적 크기, 및 도 3의 상단부에 포함된 상호접속/로직 구현부들은 단순한 예시에 불과하다. 예를 들어, 실제의 FPGA에서는, 일반적으로 사용자 로직의 효율적인 구현을 촉진시키기 위해, CLB가 나타나는 곳이라면 어디라도 하나 보다 많은 인접 CLB 컬럼이 포함된다.
전술한 것은 본 발명의 하나 이상의 양태들에 따른 예시적인 실시예(들)을 설명한 것이지만, 본 발명의 하나 이상의 양태들에 따른 이와 다른 실시예(들) 및 추가적인 실시예(들)이 본 발명의 범위로부터 이탈하지 않고서 고안될 수 있으며, 본 발명의 범위는 아래의 청구항(들) 및 이것의 등가물에 의해 결정된다. 단계들을 열거한 청구항(들)은 이 단계들의 임의적인 순서를 암시하지 않는다. 상표는 각 소유자의 재산이다.
100: 집적 캐패시터
102: 바닥 노드 컨덕터, 104: 상부 노드 컨덕터

Claims (13)

  1. IC(integrated circuit, 집적 회로) 내의 캐패시터에 있어서,
    제1 방향을 따라 뻗어있는 제1 스파인(spine), 상기 제1 방향과 직각인 제2 방향을 따라 상기 제1 스파인으로부터 뻗어있는 제1 수직 요소(vertical element), 상기 제1 수직 요소의 끝을 직각으로 가로질러 상기 제1 방향을 따라 뻗어있으며 제1 끝 및 제2 끝을 가지는 제1 주두부 요소(capital element), 상기 제1 주두부 요소의 상기 제1 끝으로부터 상기 제1 스파인을 향해 뻗어있는 제1 세리프 요소(serif element), 상기 제1 주두부 요소의 상기 제2 끝으로부터 상기 제1 스파인을 향해 뻗어있는 제2 세리프 요소, 상기 제2 방향을 따라 상기 제1 스파인으로부터 뻗어있는 제2 수직 요소, 상기 제2 수직 요소의 끝을 직각으로 가로질러 상기 제1 방향을 따라 뻗어있으며 제1 끝 및 제2 끝을 가지는 제2 주두부 요소, 상기 제2 주두부 요소의 상기 제1 끝으로부터 상기 제1 스파인을 향해 뻗어있는 제3 세리프 요소, 상기 제2 주두부 요소의 상기 제2 끝으로부터 상기 제1 스파인을 향해 뻗어있는 제4 세리프 요소를 가지는 상기 IC의 제1 금속층에 형성되는 제1 노드 컨덕터; 및
    상기 제1 방향을 따라 뻗어있는 제2 스파인(spine), 제3 수직 요소, 상기 제3 수직 요소의 끝을 직각으로 가로질러 상기 제1 방향을 따라 뻗어있으며 제1 끝 및 제2 끝을 가지는 제3 주두부 요소, 상기 제3 주두부 요소의 상기 제1 끝으로부터 뻗어있는 제5 세리프 요소, 상기 제3 주두부 요소의 상기 제2 끝으로부터 뻗어있는 제6 세리프 요소를 가지는 상기 IC의 제1 금속층에 형성되는 제2 노드 컨덕터를 포함하며,
    상기 제1 수직 요소, 상기 제1 주두부 요소, 상기 제1 세리프 요소 및 상기 제2 세리프 요소는 제1 전도성 핀(fin)을 형성하고,
    상기 제2 수직 요소, 상기 제2 주두부 요소, 상기 제3 세리프 요소 및 상기 제4 세리프 요소는 제2 전도성 핀을 형성하며,
    상기 제2 전도성 핀은 상기 제1 전도성 핀에 대향해서 상기 제1 스파인으로부터 직각으로 뻗어있으며,
    상기 제3 수직 요소, 상기 제3 주두부 요소, 상기 제5 세리프 요소 및 상기 제6 세리프 요소는 제3 전도성 핀을 형성하고,
    상기 제3 수직 요소는 상기 제2 스파인으로부터 상기 제2 방향을 따라 상기 제1 스파인을 향해 뻗어있으며,
    상기 제5 세리프 요소는 상기 제3 전도성 핀의 상기 제3 주두부 요소로부터 상기 제2 스파인을 향해서 뻗어있고,
    상기 제5 세리프 요소는 상기 제1 수직 요소와 상기 제1 세리프 요소 사이에 위치하는 것인, 캐패시터.
  2. 제1항에 있어서,
    상기 제2 스파인으로부터 상기 제2 방향을 따라 뻗어있는 제4 수직 요소,
    상기 제4 수직 요소의 끝을 직각으로 가로질러 상기 제 1 방향을 따라 ?어있는 제1 끝 및 제2 끝을 가지는 제4 주두부 요소,
    상기 제4주두부 요소의 상기 제1 끝으로부터 상기 제2 스파인을 향해서 뻗어있는 제7 세리프 요소, 및
    상기 제4주두부 요소의 상기 제2 끝으로부터 상기 제2 스파인을 향해서 뻗어있는 제8 세리프 요소를 더 포함하며,
    상기 제4 수직 요소, 상기 제4 주두부 요소, 상기 제7 세리프 요소 및 상기 제8 세리프 요소는 상기 제2 스파인으로부터 뻗어있는 제4 전도성 핀을 형성하고,
    상기 제4 전도성 핀의 상기 제8 세리프 요소는 상기 제1 수직 요소와 상기 제2 세리프 요소 사이에 위치하는 것인, 캐패시터.
  3. 제1항에 있어서,
    제1 복수개의 전도성 핀들; 및
    제2 복수개의 전도성 핀들을 더 포함하고,
    상기 제1 복수개의 전도성 핀들 각각은 제4 수직 요소, 제4 주두부 요소, 제7 세리프 요소 및 제8 세리프 요소를 가지며,
    상기 제4 주두부 요소는 상기 제4 수직 요소의 끝을 직각으로 가로질러 상기 제1 방향을 따라 뻗어있는 제1 끝과 제2 끝을 가지며,
    상기 제7 세리프 요소는 상기 제4 세리프 요소의 상기 제1 끝으로부터 상기 제1 스파인을 향해서 뻗어있고,
    상기 제8 세리프 요소는 상기 제4 세리프 요소의 상기 제2 끝으로부터 상기 제1 스파인을 향해서 뻗어있으며,
    상기 제1 복수개의 전도성 핀들은 상기 제1 스파인으로부터 상기 제2 스파인을 향해 뻗어있고,
    상기 제2 복수개의 전도성 핀들 각각은 제5 수직 요소, 제5 주두부 요소, 제9 세리프 요소 및 제10세리프 요소를 가지고,
    상기 제5 주두부 요소는 상기 제5 수직 요소의 끝을 직각으로 가로질러 상기 제1 방향을 따라 뻗어있는 제1 끝과 제2 끝을 가지고,
    상기 제9 세리프 요소는 상기 제5 주두부 요소의 상기 제1 끝으로부터 상기 제2 스파인을 향해 뻗어있고,
    상기 제10 세리프 요소는 상기 제5 주두부 요소의 상기 제2 끝으로부터 상기 제2 스파인을 향해 뻗어있으며,
    상기 제2 복수개의 전도성 핀들은 상기 제2 스파인으로부터 뻗어나와 상기 제1 복수개의 전도성 핀들과 상호 맞물려있는(interlink) 것인, 캐패시터.
  4. 제3항에 있어서,
    제3 복수개의 전도성 핀들을 더 포함하고,
    상기 제3 복수개의 전도성 핀들 각각은,
    상기 제2 방향을 향해 상기 제1 스파인으로부터 뻗어 있는 제6 수직 요소,
    상기 제6 수직 요소의 끝을 직각으로 가로질러 상기 제1 방향으로 뻗어있는 제1 끝 및 제2 끝을 가지는 제6 주두부 요소,
    상기 제6 주두부 요소의 상기 제1 끝으로부터 상기 제1 스파인을 향해 뻗어있는 제 11 세리프 요소, 및
    상기 제6 주두부 요소의 상기 제2 끝으로부터 상기 제1 스파인을 향해 뻗어있는 제 12 세리프 요소를 가지며,
    상기 제3 복수개의 전도성 핀들은 상기 제1 스파인으로부터 상기 제2 스파인으로부터 멀어지면서 뻗어있는 것인, 캐패시터.
  5. 제4항에 있어서,
    상기 제3 복수개의 전도성 핀들 각각은 상기 제1 스파인을 따라서 대응하는 각각의 상기 제1 복수개의 전도성 핀들과 대향(opposite)하는 것인, 캐패시터.
  6. 제3항에 있어서,
    상기 제2 노드 컨덕터는 톱 노드(top node) 컨덕터이고,
    상기 제2 스파인은 상기 톱 노드 컨덕터의 최외각(outermost) 스파인이며,
    상기 제1 노드 컨덕터는 상기 톱 노드 컨덕터의 상기 최외각 스파인을 따라 뻗어있는 제1 노드 실드 바를 더 포함하는 것인, 캐패시터.
  7. 제3항에 있어서,
    상기 제2 노드 컨덕터는 톱 노드 컨덕터이고, 상기 제2 방향을 따라 뻗어있는 버스 바(buss bar)를 더 포함하며,
    상기 제2 스파인은 상기 버스 바로부터 뻗어있고,
    상기 제1 노드 컨덕터는 상기 버스 바를 따라 뻗어있는 제1 노드 실드 바를 더 포함하는, 캐패시터.
  8. 제3항에 있어서,
    상기 제2 노드 컨덕터는 톱 노드 컨덕터이고, 버스 바를 더 포함하며,
    상기 제2 스파인은 상기 버스 바로부터 뻗어있는 상기 톱 노드 컨덕터의 최외각 스파인이며,
    상기 제1 노드 컨덕터는 상기 버스 바를 따라 뻗어있는 제1 노드 실드 바 및 상기 최외각 스파인을 따라 뻗어있는 제2 노드 실드 바를 더 포함하는, 캐패시터.
  9. 제3항에 있어서,
    제3 복수개의 전도성 핀들 및 제4 복수개의 전도성 핀들을 가지는 상기 IC의 제2 금속층을 더 포함하며,
    상기 제3 복수개의 전도성 핀들 각각은,
    제3 스파인으로부터 상기 제2 방향을 따라 뻗어있는 제6 수직 요소, 상기 제 1 방향을 따라 상기 제6 수직 요소의 끝을 직각으로 가로질러 뻗어있는 제1 끝 및 제2 끝을 가지는 제6 주두부 요소, 상기 제6 주두부 요소의 상기 제1 끝으로부터 상기 제3 스파인을 향해서 뻗어있는 제11 세리프 요소, 및 상기 제6 주두부 요소의 상기 제2 끝으로부터 상기 제3 스파인을 향해서 뻗어있는 제12 세리프 요소를 가지며,
    상기 제4 복수개의 전도성 핀들 각각은,
    상기 제2 방향을 따라 제4 스파인으로부터 뻗어있는 제7 수직 요소,
    상기 제1 방향을 따라 상기 제7 수직 요소의 끝을 직각으로 가로질러 뻗어있는 제1 끝 및 제2 끝을 가지는 제4 주두부 요소,
    상기 제7 주두부 요소의 상기 제1끝으로부터 상기 제4 스파인을 향해 뻗어있는 제13세리프 요소, 및
    상기 제7 주두부 요소의 상기 제2끝으로부터 상기 제4 스파인을 향해 뻗어있는 제14 세리프 요소를 가지며,
    상기 제6 수직 요소, 상기 제6 주두부 요소, 상기 제 11 세리프 요소 및 상기 제 12 세리프 요소는 상기 제1 복수개의 전도성 핀들의 위에 가로놓이며,
    상기 제7 수직 요소, 상기 제7 주두부 요소, 상기 제13 세리프 요소 및 상기 제 14 세리프 요소는 상기 제2 복수개의 전도성 핀들의 위에 가로놓이며 형성되는 것인, 캐패시터.
  10. 제9항에 있어서,
    상기 제3 복수개의 전도성 핀들은 제1 복수개의 전도성 비아(via)들로 상기 제1 복수개의 전도성 핀들과 전기적으로 연결되고,
    상기 제4 복수개의 전도성 핀들은 제2 복수개의 전도성 비아(via)들로 상기 제2 복수개의 전도성 핀들과 전기적으로 연결되는 것인, 캐패시터.
  11. 제1항에 있어서,
    상기 제1 수직 요소는 폭과 깊이를 가지며, 상기 깊이는 상기 폭보다 큰 것인, 캐패시터.
  12. 제1항에 있어서,
    기준 쉴드판을 더 포함하며, 상기 제1 금속층은 상기 IC의 기판과 상기 기준 쉴드판 사이에 배치되고, 상기 기준 쉴드판은 상기 IC의 아날로그 접지 단자에 전기적으로 연결된 것인, 캐패시터.
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