KR19980070981A - 반도체 집적회로 장치 - Google Patents
반도체 집적회로 장치 Download PDFInfo
- Publication number
- KR19980070981A KR19980070981A KR1019980002737A KR19980002737A KR19980070981A KR 19980070981 A KR19980070981 A KR 19980070981A KR 1019980002737 A KR1019980002737 A KR 1019980002737A KR 19980002737 A KR19980002737 A KR 19980002737A KR 19980070981 A KR19980070981 A KR 19980070981A
- Authority
- KR
- South Korea
- Prior art keywords
- clock
- line
- lines
- integrated circuit
- semiconductor integrated
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000009413 insulation Methods 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 43
- 239000011229 interlayer Substances 0.000 description 30
- 238000000034 method Methods 0.000 description 14
- 239000004020 conductor Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005094 computer simulation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
클럭 스큐를 최소화하는 반도체 집적회로 장치를 제공한다. 본 장치는 절연기판, 기판 상에 형성된 클럭선 및 클럭선의 부근에, 상기 기판 상의 클럭선을 따라서 연장되도록 형성된 하나 이상의 플로팅선을 갖는다. 상기 플로팅선은 클럭선과 전기적으로 분리되어 있으며, 회로 작동과는 무관하다. 그러므로, 클럭선의 캐패시턴스는 클럭선의 레지스턴스의 변화없이 실제적으로 증가되며, 캐패시턴스의 요동과 레지스턴스의 요동을 상호 소거한다. 제조 과정을 통하여 발생되는 클럭선의 구조 및 크기의 이탈에 의해서 발생되는 클럭 신호의 지연시간의 요동이 억제된다.
Description
본 발명은 반도체 집적회로 장치에 관한 것이며, 특히 클럭선의 개선된 구조를 갖는 반도체 집적회로 장치에 관한 것이다.
최근에, 반도체 집적회로 장치는 점점 더 미세화되어 가고 있다. 이러한 환경에서, 클럭 신호가 전송되는 클럭선과 데이터 신호를 전송하고 제어하는 신호선이 최신 미세화된 장치 내에서 어떻게 배치되는가가 중요한 문제점이 되고 있다.
인접한 클럭선들, 신호선들 혹은 클럭선과 신호선 사이에 나타나는 크로스토오크(crosstalk) 는 장치의 작동을 퇴화시키기 때문에, 이것을 효과적으로 방지하는 것이 필요하다. 종래의 클럭선과 신호선의 레이아웃은 신호선이 클럭선의 부근에 배열되지 않도록 설계되었다. 그 이유는 다음과 같다.
일반적으로, 크로스토오크로 유도된 노이즈는 상호 평행하게 연속되어 있는 인접한 두 개의 도체선 사이에서 상호 인덕턴스 및 상호 캐패시턴스에 의해서 발생된다. 그러므로, 크로스토오크로 유도된 노이즈는 두 개의 도체선중 하나가 충분한 거리로 다른 하나와 떨어지도록 배치함으로서 방지된다.
도 1 은 반도체 집적회로 장치 내의 두 개의 신호선과 클럭선의 종래의 레이아웃을 개략적으로 보여주는 것으로서, 크로스토오크로 유도된 노이즈는 간단한 구조로 충분히 억제된다. 도 2a 내지 도 2c 는 각각 도 1 의 종래의 레이아웃의 제조 방법을 보여준다.
도 1 및 도 2a 내지 도 2c 에 도시된 것처럼, 두 개의 신호선 (101, 102) 은 층간유전층 (104) 상의 클럭선 (100) 의 양측상에 배열된다. 클럭선 (100) 및 신호선 (101, 102) 은 일직선이며, 상호 평행하게 연장되어 있다. 이들 선들 (100, 101, 102) 은 동일한 길이를 갖는다.
클럭선 (100) 은 폭 W 와 두께 T 를 갖는다. 신호선 (101) 은 폭 W1 과 두께 T1 을 갖는다. 상기 신호선 (102) 은 폭 W2 와 두께 T2 를 갖는다. 신호선 (101) 은 거리 D1 으로 클럭선 (100) 과 떨어져 있다. 신호선 (102) 은 거리 D2 로 클럭선 (100) 과 떨어져 있다.
클럭선 (100) 은 직선의 주부 (100a) 와 두 개의 단부 (100b) 를 갖는다. 단부 (100b) 중 하나는 층간유전층 (104) 내에 형성된 관통홀을 통하여 클럭 신호원(도시되지 않음) 과 접속된다. 단부(100b) 중 다른 하나는 층간유전층 (104) 내에 형성된 또다른 관통홀을 경유하여 클럭신호가 공급되는 회로 소자(도시되지 않음) 와 접속된다. 클럭신호원과 회로소자는 반도체 기판 (110) 의 주 표면에 배치된다.
신호선 (101) 은 직선의 주부 (101a) 와 두 개의 단부 (101b) 를 갖는다. 상기 단부 (101b) 는 층간유전체층 (104) 내에 형성된 대응하는 관통홀을 통하여 회로소자(도시되지 않음) 와 전기적으로 접속된다. 제어/데이터 신호는 신호선 (101) 을 통하여 공급된다. 회로소자는 반도체 기판 (110) 의 주표면에 배치된다.
동시에, 신호선 (102) 은 직선의 주부 (102a) 와 두 단부 (102b) 를 갖는다. 상기 단부 (102b) 는 층간유전층 (104) 내에 형성된 대응하는 관통홀을 통하여 회로소자 (도시되지 않음) 와 전기적으로 접속된다. 제어/데이터 신호는 신호선 (102) 을 통하여 공급된다. 회로소자는 반도체 기판 (110) 의 주표면에 배치된다.
상술된 종래의 반도체 집적회로 장치는 다음의 방법으로 제조된다.
우선, 도 2a 에 도시된 것처럼, 반도체 기판 (110) 은 공지된 공정과정을 통하여 제조된다. 기판 (110) 은 필수 회로소자를 포함한다.
다음, 두께 t 를 갖는 층간 유전층 (104) 은 공지된 공정과정에 의해서, 도 2a 에 도시된 것처럼, 기판 (11) 의 주표면 상에 증착된다.
또한, 도전층 (106) 은 층간 유전층 (104) 상에 증착된다. 이 단계의 상태가 도 2a 에 도시된다. 일반적인 포토리소그래피와 이방성 에칭공정을 사용하여, 도 1 에 도시된 것처럼, 클럭선 (100) 및 신호선 (101, 102) 의 형태와 레이아웃을 실행하기 위하여, 도전층 (106) 은 패턴된다.
마지막으로, 또다른 층간 유전층 (107) 은 층간 유전층 (106) 상에 증착되어서 도 2c 에 도시된 것처럼, 클럭선 (100) 과 신호선 (101, 102) 를 커버한다.
그러므로, 도 1 에 도시된 클럭선 (100) 과 신호선 (101, 102) 의 상기 레이아웃을 갖는 종래의 반도체 집적회로 장치가 완성된다.
종래의 장치에서, 클럭선 (100) 의 폭 W 는 0.5㎛ 이고, 하부 층간 유전층 (104) 의 두께 (t) 는 5㎛ 로 가정될 때, 클럭선 (100) 으로부터 신호선 (101, 102) 의 거리 (D1, D2) 가 거의 5㎛이상이 될 때 나타나는 거의 대부분의 크로스토오크로 유도된 노이즈를 방지할 수 있다.
하부 층간 유전층 (104) 의 두께 (t) 는 기판 (11) 의 상부로부터 선들 (100, 101, 102) 의 배선 레벨의 높이 혹은 거리가 동일하다.
상술된 종래의 반도체 집적회로 장치는 다음의 문제점을 가지고 있다.
도전층 (106) 의 두께는 도전층 (106) 의 증착 공정에서 소정의 혹은 소망의 값에서 이탈되는 경향이 있다. 그러므로, 클럭선 (100) 과 신호선 (101, 102) 의 두께 (T, T1 및 T2) 는 그들의 소정의 값에서 이탈되는 경향을 갖는다.
더욱이, 클럭선 (100) 및 신호선 (101, 102) 의 폭 (W, W1, W2) 은 도전층 (106) 의 포토리소그래피 및 이방성 에칭공정에서 소망의 혹은 소정의 값에서 이탈하게 된다.
선 (100, 101, 102) 의 폭 (W, W1, W2) 과 두께 (T, T1, T2) 의 이탈은 전기 레지스턴스와 캐패새턴스를 변화시킬 것이다. 그러므로, 클럭신호의 지연시간에 얼마의 요동이 생길 것이다.
선 (100, 101, 102) 의 구조적인 요동을 완전히 제거하는 것은 불가능한데, 왜냐하면, 이것은 박막증착시스템, 노광시스템 및 에칭 시스템 등의 공정 장치의 공정 정밀도에 의한 것이기 때문이다. 일반적으로 소정의 값으로부터 허용될 수 있는 편차의 범위는 약 10% 이다.
이러한 경우, 비록 클럭선 (100) 의 총 길이가 회로설계 상에서 정확하게 조정되었다 하더라도, 지연시간의 차 때문에, 클럭 스큐(clock skew) 가 나타나는 것을 완전히 방지하지는 못한다. 이것은 상기 장치의 고장을 유도한다.
클럭 신호의 지연시간은 배선 캐패시턴스 및 배선 레지스턴스의 곱을 사용함으로서 간단하게 표시된다. 레지스턴스의 이탈은 캐패시턴스의 이탈을 소거하게 된다. 그러므로, 지연시간은 넓은 범위 내에서 벗어나는 것이 일반적으로 어렵다. 다시 말하면, 클럭 스큐는 자동적으로 억제된다.
그러나, 도 1 및 도 2a 내지 도 2c 내의 상술된 종래의 반도체 집적회로 장치에서는, 클럭선 (100) 및 신호선 (101, 102) 이 분리되어 있기 때문에, 클럭선(100) 의 기생 캐패시턴스가 낮다. 결국, 허용가능 두께, 폭 혹은 그 양자의 이탈에 의해서 발생되는 클럭선 (100) 의 캐패시턴스 변화는 선 (100) 의 레지스턴스 변화보다 작다.
예를 들어, 만일 클럭선 (100, 101, 102) 의 두께와 폭이 소정의 값보다 크다면, 레지스턴스는 두께와 폭의 증가에 따라서 증가할 것이다. 그러나, 캐패시턴스는 폭과 두께의 증가에 따라서 동일하게 감소되지 않는다. 그러므로, 클럭선 (100) 의 레지스턴스와 캐패시턴스의 이탈은 완전히 소거되지 않으며, 결국 지연시간에 큰 요동이 발생된다.
미래에, 지연 시간은 회로 설계 장치의 더 나은 진보로 인하여 설계에서 정확하게 제어될 수 있을 것이다. 그러므로, 지연시간의 차에 대한 마진은 고속 작동을 위하여 감소될 것이다. 이것은 클럭신호의 지연시간 이탈을 비교적 크게 할 가능성을 증가시킨다.
발명자는 폭은 W = W1 = W2 = 0.5 ㎛, 두께는 T = T1 = T2 = 0.5㎛, t = 5㎛, 선들 (100, 101, 102) 의 길이는 5mm 이고, 클럭 신호원으로서 금속 산화막 반도체 전계효과 트랜지스터(MOSFET) 의 게이트 폭은 100㎛, 그리고 층간 유전층 (104) 은 이산화실리콘(SiO2) 으로 되어 있다는 조건하에서, 도 1 및 도 2a 내지 도 2c 내에 도시된 상술된 종래의 장치를 사용하여 컴퓨터 시뮬레이션을 수행했다.
상기 시뮬레이션의 결과로서, 클럭선 (100) 및 신호선 (101, 102) 의 폭 (W) 과 두께 (T) 가 소정의 값에서 0.05㎛ 만큼 각각 감소될 때, 클럭신호의 지연시간 변화 (즉, 스큐) 는 약 30 psec 이었다.
따라서, 제조 장치의 공정 정밀도가 개선된다고 하더라도, 클럭 신호의 시간 마진은 약 30 psec 이상으로 설정되어야한다.
한편, 크로스토오크를 방지하기 위하여, 클럭선이 접지선에 의해서 둘러싸이는 기술이 공지되어 있다. 상기 기술은 일본 특개평 4-23490 에 개시되어 있다.
상기 기술에서, 클럭선 및 인접한 신호선 사이의 접지선의 존재에 의해서, 클럭선은 신호선과 전자기적으로 차단되어서 상호 캐패시턴스 및 상호 인덕턴스를 제거하여서, 크로스토오크를 방지한다.
상기 공지된 기술은 클럭선의 폭 (W) 이 0.5 ㎛ 이고, 거리 D1 및 D2 가 약 3㎛ 일 때 효과적이다. 만일 거리 D1 및 D2 가 약 5㎛ 이상이면, 접지선이 공급되지 않더라도, 상호 캐패시턴스와 상호 인덕턴스는 충분히 방지될 수 있다. 이것은 클럭선 및 신호선 사이의 거리가 충분히 길 때, 크로스토오크를 방지하기 위하여 접지선이 불필요함을 의미한다.
따라서, 본 발명의 목적은 클럭 스큐를 최소화하는 반도체 집적회로 장치를 제공하는 것이다.
본 발명의 또다른 목적은 공정과정을 통하여 발생되는 클럭선의 구조적 및 크기의 이탈에 의해서 발생되는 클럭신호의 지연시간 요동을 억제하는 반도체 집적회로 장치를 제공하는 것이다.
특별히 상술되지 않은 상기 목적은 다음의 설명으로부터 명백하게 될 것이다.
본 발명에 따르는 반도체 집적회로 장치는 절연기판, 기판 상에 형성된 클럭선, 및 클럭선의 부근에, 기판 상의 클럭선을 따라서 연장되도록 형성된 하나 이상의 도전성 플로팅선으로 구성된다. 하나 이상의 플로팅선은 클럭선과 전기적으로 분리되어 있으며 회로 작동과는 무관하다.
본 발명에 따르는 반도체 집적회로 장치에 대하여, 하나 이상의 플로팅선은 클럭선 부근에, 절연기판 상의 클럭선을 따라서 연장되도록 형성된다. 플로팅선은 클럭선과 전기적으로 절연되어 있으며 회로 작동과는 무관하다. 그러므로, 클럭선의 캐패시턴스는 클럭선의 레지스턴스의 변화와 무관하게 실제적으로 증가된다.
결국, 캐패시턴스의 요동과 레지스턴스의 요동은 상호 소거된다. 이것은 클럭 스큐가 최소화된다는 것을 의미한다.
또한, 공정과정을 통하여 나타나는 클럭선의 구조 및 크기에서의 이탈에 의해서 발생되는 클럭 신호의 지연시간의 요동이 억제된다.
본 발명에 따르는 바람직한 실시예에서, 클럭신호는 1 ㎛ 이하의 폭을 갖는다. 이러한 경우, 본 발명의 장점은 더욱 뚜렸해진다.
본 발명에 따르는 장치의 또다른 실시예에서, 신호선은 클럭선의 부근에, 배치되지 않으며, 약 5㎛ 이하의 거리만큼 클럭선으로부터 떨어져 있다. 거기에는 크로스토오크가 발생되는 것을 방지한다는 부가적인 장점이 있다.
본 발명에 따르는 또다른 바람직한 실시예에서, 하나 이상의 플로팅선이 접지와 전기적으로 접속된다.
도 1 은 종래의 반도체 집적회로 장치에서의 클럭선 및 신호선의 레이아웃을 보여준다.
도 2a 내지 도 2c 는 도 1 의 종래의 반도체 집적회로 장치의 제조 방법을 보여주는 부분 단면도이다.
도 3 은 본 발명의 제 1 실시예에 따르는 반도체 집적회로 장치 내의 클럭선 및 신호선의 레이아웃을 보여준다.
도 4 는 도 3 의 IV-IV 선상을 따라서 반도체 집적회로 장치를 보여주는 부분 단면도이다.
도 5 는 본 발명의 제 2 실시예에 따르는 반도체 집적회로 장치 내의 클럭선과 신호선의 레이아웃이다.
도 6 은 본 발명의 제 3 실시예에 따르는 반도체 집적회로 장치 내의 클럭선 및 신호선의 레이아웃을 보여준다.
도 7 은 본 발명의 제 4 실시예에 따르는 반도체 집적회로 장치 내의 클럭선 및 신호선의 레이아웃을 보여준다.
* 도면의주요부분에대한부호의설명 *
1: 반도체 기판 11, 12 : 신호선
10 : 클럭선 13 : 플로팅선
14, 17 : 층간유전층 18 : 배선층
본 발명을 좀 더 쉽게 이해하기 위하여, 도면을 참조하여 설명될 것이다.
본 발명의 바람직한 실시예는 첨부된 도면에 따라서 설명될 것이다.
제 1 실시예
본 발명의 제 1 실시예에 따르는 반도체 집적회로 장치는 도 3 및 도 4 에 도시된 구성을 갖는다.
도 3 및 도 4 에서, 층간유전층 (14) 은 반도체 기판 (1) 상에 형성된다. 기판 (1) 은 클럭 신호원(도시되지 않음), 데이터 신호원(도시되지 않음), 다양한 회로소자(도시되지 않음) 및 그들 논리 배선을 위한 논리 배선층(도시되지 않음)을 포함한다.
클럭선 (10), 두 개의 신호선 (11, 12) 및 두 플로팅선 (13A, 13B) 은 층간 유전층 (14) 상에 평행하게 형성된다. 이들 선들 (10, 11, 12, 13A, 13B) 은 단일선 배선층을 구성한다.
임의의 다른 신호선은 신호선 배선층에 속해 있는 층간 유전층 (14) 상에 형성된다. 그러나, 그것은 설명의 단순함을 위하여 여기서는 생략한다.
신호선 (11, 12) 은 클럭선 (10) 의 양측에 인접하게 배열된다. 상기 신호선 (11) 은 거리 D1 으로 클럭선 (10) 과 떨어져 있다. 신호선 (12) 은 거리 D2 으로 클럭선 (10) 과 떨어져 있다.
도전체인 두 개의 플로팅선 (13A, 13B) 은 클럭선 (10) 의 양측에 배열된다. 플로팅선 (13A) 은 클럭선 (10) 과 신호선 (11) 사이에 배치되며, 거리 D3 으로 클럭선 (10) 과 떨어져 있다. 플로팅선 (13B) 은 클럭선 (10) 과 신호선 (12) 사이에 배치되며, 플로팅선 (13A) 과 동일한 거리 D3 으로 클럭선 (10) 과 떨어져 있다.
플로팅선 (13A, 13B) 은 클럭선 (10) 과 신호선 (11, 12) 뿐만 아니라, 나머지 신호선과 회로소자로부터 전기적으로 분리되어 있다. 전압은 플로팅선 (13A, 13B) 에 공급되지 않는다. 플로팅선 (13A, 13B) 을 통하여 전류는 흐르지 않는다. 플로팅선 (13A, 13B) 은 상기 반도체 집적회로 장치의 회로 작동과 는 무관하다.
클럭선 (10) 은 폭 W, 두께 T 및 길이 L 를 갖는다. 신호선 (11) 은 폭 W1, 두께 T1 및 길이 L1 을 갖는다. 신호선 (12) 은 폭 W2, 두께 T2 및 길이 L2 를 갖는다. 플로팅선 (13A, 13B) 은 동일한 길이 L3 를 갖는다.
클럭선 (10) 은 직선부 (10a)와 두 개의 단부 (10b) 를 갖는다. 단부 (10b) 중 하나는 (14) 내에 형성된 관통홀(도시되지 않음) 을 통하여 기판 (1) 에 형성된 클럭신호원에 전기적으로 접속된다. 단부 (10b) 중 다른 것은 층간 유전층 (14) 내에 형성된 관통홀 (도시되지 않음) 을 통하여 클럭신호가 공급되는 회로소자 중 하나와 전기적으로 접속된다.
신호선 (11) 은 직선부(11a) 와 두 단부(11b) 를 갖는다. 단부 (11b) 중 하나는 층간 유전층 (14) 내에 형성된 관통홀 (도시되지 않음)을 통하여 기판 (1) 에 형성된 데이터 신호원 중 대응하는 하나와 전기적으로 접속된다. 단부 (10b) 의 다른 하나는 층간 유전층 (14) 내에 형성된 관통홀(도시되지 않음) 을 통하여 클럭신호가 공급되는 회로소자중 하나와 전기적으로 접속된다.
신호선 (12) 은 직선부 (12a) 와 두 개의 단부 (12b) 를 갖는다. 단부 (12b) 중 하나는 상부 및 하부 층간 유전층 (14) 내에 형성된 관통홀 (도시되지 않음) 을 통하여 기판(1) 에 형성된 데이터 신호원 중 대응하는 하나와 전기적으로 접속된다. 단부 (12b) 중 다른 하나는 층간유전층 (14) 내에 형성된 관통홀 (도시되지 않음) 을 통하여 클럭신호가 공급되는 회로소자 중 하나와 전기적으로 접속된다.
또다른 층간유전층 (17) 이 층간유전층 상에 형성되어서, 선들(10, 11, 12, 13A, 13B) 을 커버한다.
접지레벨 배선층 (18) 이 층간유전층 (17) 상에 형성된다. 접지레벨 배선층 (18) 은 접지레벨 전위가 공급되도록 설계한다.
제 1 실시예에 따르는 반도체 소자 집적회로 장치는 종래와 동일한 방법으로 제조된다. 그러므로, 상기 방법에 대한 설명은 여기서 생략할 것이다.
거리 (D1, D2) 는 신호선 (11, 12) 의 존재에 의해서 크로스토오크 노이즈가 발생되는 것을 방지하도록 결정한다. 예를 들어, D1 = D2 = 5㎛ 로 한다. 기판 (1) 로부터의 거리 (t) 는 동일한 이유에 따라서 결정된다. 예를 들어, t = 5㎛ 이다.
신호선 (11, 12) 의 두께(T1, T2) 는 층간유전층 상의 클럭선 (10) 의 두께 (T) 와 동일하다. 예를 들어, T1 = T2 = T = 0.5 ㎛ 이다.
신호선 (11,12) 의 길이 (L1, L2) 는 층간유전층 (14) 상의 클럭선 (10) 의 길이 (12) 와 동일하며, 층간유전층 상의 신호선 (11,12) 을 통하여 전송된 두 개의 데이터 신호의 지연 시간과 동일하다. 예를 들어 L1 = L2 = L = 5mm 이다.
거리 D3 은 클럭선 (10) 의 요동에 의한 클럭 스큐가 최소화되도록 결정된다. 예를 들어, D3 = 0.3㎛ 이다.
클럭 신호 (10) 의 폭 (W) 은 집적레벨의 관점에서, 예를 들어, W = 0.5㎛ 로 결정된다.
제 1 실시예에 따르는 반도체 집적회로 장치에서, 플로팅선 (13A, 13B) 은 상부 층간 유전층 (14a) 상의 클럭선 (10) 을 따라서 연장되도록 형성된다. 두 개의 플로팅선 (13A, 13B) 은 클럭선 (10) 으로부터 전기적으로 절연되며, 상기 장치의 회로작동과는 무관하다. 그러므로, 클럭선 (10) 의 캐패시턴스는 레지스턴스의 증가없이 실제적으로 증가된다.
결국, 캐패시턴스의 요동과 레지스턴스의 요동은 상호 소거된다. 이것은 클럭 스큐가 최소화된다는 것을 의미한다.
또한, 제조 과정을 통하여 나타나는 클럭선 (10) 의 구조 및 크기의 변화에 의해서 발생되는 클럭 신호의 지연시간이 억제된다.
본 발명의 장점을 확인하기 위하여, 발명자는 폭 W = W1 = W1 = 0.5㎛, 두께 T = T1 = T2 = 0.5㎛, t = 5㎛, 클럭신호원으로서 MOSFET 의 게이트 폭은 100㎛, 층간 유전층 (14, 17) 이 SiO2로 구성된다는 조건하에서, 제 1 실시예에 따르는 반도체 집적회로 장치를 사용하여 컴퓨터 시뮬레이션을 수행했다.
상기 시뮬레이션의 결과로서, 클럭선 (10) 및 신호선 (11,12) 의 폭과 두께가 소정의 값에서 각각 0.05㎛ 만큼 감소될 때, 클럭신호의 지연시간 변화 (즉, 스큐) 는 약 5psec 만큼 작은 값으로 제한된다.
따라서, 클럭신호의 시간 마진은 약 5 psec 이며, 이것은 도 1 에 도시된 것과 같은 종래의 것과 비교하여 1/6 이다.
제 2 실시예
도 5 는 본 발명의 제 2 실시예에 따르는 반도체 집적회로 장치를 보여준다. 본 실시예는 (a) 신호선 (11,12) 가 두 개의 클럭선 (11',12') 로 대체되며, (b) 4 개의 플로팅선 (23A, 23B, 23C 및 23D) 이 부가된 클럭선 (11', 12') 를 따라서 부가적으로 배선된다는 것을 제외하면 제 1 실시예와 동일한 구성을 갖는다.
그러므로, 동일한 구성에 대한 설명은 도 5 의 동일한 혹은 대응하는 부분과 소자에 대해서는 동일한 참조번호를 부착함으로서 여기서는 생략한다.
도 5 에 도시된 것처럼, 두 개의 플로팅선 (23A, 23B) 은 클럭선 (11') 의 양측에 인접하게 배선된다. 두 개의 플로팅선 (23) 은 제 2 신호선 (12) 의 양측에 인접하게 선된다.
제 2 실시예에서, 제 1 실시예에서와 동일한 장점을 갖는 것은 말할 필요가 없다.
거기에는 부가적인 클럭선 (11',12') 과 관련하여, 클럭 스큐가 발생되는 것을 방지한다는 부가적인 장점이 있다.
제 3 실시예
도 6 은 본 발명의 제 3 실시예에 따르는 반도체 집적회로 장치를 보여준다. 본 실시예는 플로팅선 (13A, 13B) 이 접지레벨 배선층 (18) 과 전기적으로 접속된다는 것을 제외하면 제 1 실시예와 동일한 구성을 갖는다.
도 6 에 도시된 것처럼, 두 개의 접촉부 (34a, 34b) 는 각각의 플로팅선 (13A, 13B) 의 단부 근처에 형성된다. 접촉부 (34a, 34b) 는 각각 플로팅선 (13A, 13B) 과 접촉된다. 접촉부 (34a, 34b) 는 또한 층간유전층 (17) 의 관통홀에 배치된 도전체(35a, 35b) 와 각각 접촉된다. 그러므로, 플로팅선 (13A, 13B) 은 접지레벨 배선층 (18) 과 전기적으로 접속되며, 플로팅선(13A, 13B) 의 전위를 접지레벨에서 유지한다.
제 4 실시예
도 7 은 본 발명의 제 4 실시예에 따르는 반도체 집적회로 장치를 보여준다. 본 실시예는 플로팅선 (13A) 이 생략된다는 것을 제외하면 제 1 실시예와 동일한 구성을 갖는다.
비록 클럭선 (10) 의 캐패시턴스의 증가가 제 1 실시예보다 적을지라도, 클럭 스큐는 억제될 수 있다.
거기에는 배선의 수를 감소할 수 있다는 부가적인 장점이 있다.
본 발명의 바람직한 실시예가 설명되었을지라도, 본 발명의 정신을 벗어나지 않는 범위에서 당업자에게 수정은 명백한 것이다. 본 발명의 범위는 다음의 청구항에 의해서만 결정될 것이다.
본 발명에 따른 반도체 집적회로 장치는 클럭 스큐를 최소화하는 한다.
Claims (10)
- 절연 기판과,상기 기판 상에 형성된 클럭선과,상기 클럭선에 인접하게, 상기 기판 상의 상기 클럭선을 따라서 연장되도록 형성된 하나 이상의 도전성 플로팅선을 구비하며,상기 하나 이상의 플로팅선은 상기 클럭선과 전기적으로 분리되어 있으며, 회로작동과 무관한 것을 특징으로 하는 반도체 집적회로 장치.
- 제 1 항에 있어서, 상기 클럭 신호가 1㎛ 이하의 폭을 갖는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 1 항에 있어서, 어떤 신호선도 상기 클럭 신호의 상기 부근에 배치되어 있지 않으며, 상기 부근의 경계는 약 5㎛ 미만의 거리만큼 상기 클럭선과 떨어져 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 1 항에 있어서, 상기 하나 이상의 플로팅선은 접지와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 1 항에 있어서, 상기 클럭선이 1㎛ 이하의 폭을 갖는 것을 특징으로 하는 반도체 집적회로 장치.
- 절연 기판과,상기 기판 상에 형성된 제 1 클럭선과,상기 제 1 클럭선과 떨어지게 상기 기판 상에 형성된 제 2 클럭선과,상기 제 1 클럭선의 부근에, 상기 기판상의 상기 제 1 클럭선을 따라서 연장되게 형성된 제 1 의 도전성 플로팅선과,상기 제 2 클럭선의 부근에, 상기 기판 상의 상기 제 2 클럭선을 따라서 연장되게 형성된 제 2 도전성 플로팅선을 구비하며,상기 제 1 플로팅선은 상기 제 1 및 제 2 클럭선과 전기적으로 분리되어 있으며, 상기 회로 작동과는 무관하며,상기 제 2 플로팅선은 상기 제 1 및 제 2 클럭선과 분리되어 있으며, 상기 회로 작동과는 무관한 것을 특징으로 하는 반도체 집적회로 장치.
- 제 6 항에 있어서, 상기 제 1 및 제 2 클럭 신호의 각각이 1㎛ 이하의 폭을 갖는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 6 항에 있어서, 어떤 신호선도 상기 제 1 및 제 2 클럭선의 상기 부근에 배치되어 있지 않으며, 상기 부근의 경계는 상기 제 1 및 제 2 클럭선 중 대응하는 하나와 약 5㎛ 이하의 거리만큼 떨어져 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 6 항에 있어서, 상기 제 1 및 제 2 플로팅선은 접지와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
- 제 6 항에 있어서, 상기 제 1 및 제 2 클럭선이 각각 1㎛ 이하의 폭을 갖는 것을 특징으로 하는 반도체 집적회로 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9018769A JP3052871B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体集積回路装置 |
| JP97-018769 | 1997-01-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980070981A true KR19980070981A (ko) | 1998-10-26 |
Family
ID=11980852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980002737A KR19980070981A (ko) | 1997-01-31 | 1998-01-31 | 반도체 집적회로 장치 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3052871B2 (ko) |
| KR (1) | KR19980070981A (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001022802A (ja) | 1999-07-07 | 2001-01-26 | Nec Corp | 論理セルライブラリ生成装置と論理セルライブラリ生成方法および配線レイアウト装置と配線レイアウト方法 |
| JP4684911B2 (ja) * | 2000-12-08 | 2011-05-18 | 富士通株式会社 | シールド配線を行うためのｌｓｉ |
| JP4083977B2 (ja) | 2000-12-20 | 2008-04-30 | 富士通株式会社 | 半導体集積回路及び配線決定方法 |
| JP3615191B2 (ja) | 2002-03-04 | 2005-01-26 | 株式会社東芝 | 半導体集積回路装置の設計方法、設計装置、及び設計プログラム |
| JP2008294922A (ja) * | 2007-05-28 | 2008-12-04 | Panasonic Corp | 遅延検波型復調器 |
-
1997
- 1997-01-31 JP JP9018769A patent/JP3052871B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-31 KR KR1019980002737A patent/KR19980070981A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10214941A (ja) | 1998-08-11 |
| JP3052871B2 (ja) | 2000-06-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5135889A (en) | Method for forming a shielding structure for decoupling signal traces in a semiconductor | |
| KR930009024B1 (ko) | 반도체 집적회로장치 | |
| US6512423B2 (en) | Printed board, method for producing the same, and electronic device having the same | |
| JP2000068276A (ja) | ＶＬＳＩ（ｖｅｒｙｌａｒｇｅｓｃａｌｅｉｎｔｅｇｒａｔｉｏｎ）回路及びその製造方法 | |
| CN111180470B (zh) | 显示基板及其制作方法、和显示装置 | |
| US8390401B2 (en) | Coplanar waveguide | |
| KR100269506B1 (ko) | 반도체 집적 회로와 그 제조 방법 | |
| EP1421620B1 (en) | Integrated circuit with signal lines and mesh layer | |
| JPH08335784A (ja) | 多層配線基板 | |
| KR19980070981A (ko) | 반도체 집적회로 장치 | |
| US7170361B1 (en) | Method and apparatus of interposing voltage reference traces between signal traces in semiconductor devices | |
| KR930000614B1 (ko) | 반도체 집적회로장치 | |
| US6710255B2 (en) | Printed circuit board having buried intersignal capacitance and method of making | |
| JP2001094011A (ja) | 半導体集積回路 | |
| US6392299B1 (en) | Integrated circuit and associated fabrication process | |
| US20090206946A1 (en) | Apparatus and method for reducing propagation delay in a conductor | |
| US6084256A (en) | Semiconductor integrated circuit device | |
| JP4919475B2 (ja) | 半導体集積回路の製造方法 | |
| JP3675338B2 (ja) | 半導体装置の製造方法 | |
| JP2005310885A (ja) | プリント配線板 | |
| JPS6148779B2 (ko) | ||
| JP2000232103A (ja) | 半導体装置 | |
| JP2007088352A (ja) | 半導体装置 | |
| KR0161424B1 (ko) | 고집적 반도체소자의 배선층 | |
| JP4200378B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |