JPH0382053A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は低融点ガラス膜等により平坦化埋設されたトレ
ンチ分離構造を有する高速・高集積の半導体装置に間し
、特にメモリーセル部やロジックセル部のようなトレン
チパターンが極めて密な領域と、周辺回路部のようなト
レンチパターンが比較的疎な領域が混在する場合のチッ
プ全体の均一平坦化トレンチ分離技術に関する。
ンチ分離構造を有する高速・高集積の半導体装置に間し
、特にメモリーセル部やロジックセル部のようなトレン
チパターンが極めて密な領域と、周辺回路部のようなト
レンチパターンが比較的疎な領域が混在する場合のチッ
プ全体の均一平坦化トレンチ分離技術に関する。
［従来の技術］
従来、トレンチパターンは電気的に絶縁分離が必要な場
所のみに設けられており、ＬＳＩチップ全体ではトレン
チパターンの極めて密な領域と、疎な領域とが混在して
いた。以下に図面を用いて説明する。第２図は一例とし
て従来のバイポーラ型半導体メモリ装置の一部を示す平
面図である。
所のみに設けられており、ＬＳＩチップ全体ではトレン
チパターンの極めて密な領域と、疎な領域とが混在して
いた。以下に図面を用いて説明する。第２図は一例とし
て従来のバイポーラ型半導体メモリ装置の一部を示す平
面図である。
メモリセル部ｌは極めて密なトレンチパターン４が形成
されており、このメモリセル部１からトレンチパターン
のない空白部３をはさんで周辺回路部２が存在する。こ
の周辺回路部２は比較的疎なトレンチパターン５が形成
されている。
されており、このメモリセル部１からトレンチパターン
のない空白部３をはさんで周辺回路部２が存在する。こ
の周辺回路部２は比較的疎なトレンチパターン５が形成
されている。
［発明が解決しようとする課題］
上述した従来のトレンチ分離構造では、トレンチパター
ンの疎密が場所により大きく異なるので、埋設材料であ
る低融点ガラスで平坦化埋設を行うときに上記トレンチ
パターンの疎密により、形成直後の基板表面上の低融点
ガラス膜厚が異なってしまう。すなわち、トレンチパタ
ーンの疎な所は厚く、密なところは薄くなる。この為、
形成後の低融点ガラス膜をエッチバックすると、トレン
チパターンの密な所がどうしてもオーバーエッチ状態と
なり、平坦埋設を損なうへこみを生じるという欠点があ
る。さらには、その場所でのトレンチ肩部の低融点ガラ
スの下に予め設けである絶縁膜もアタックされ、基板が
露出する欠点がある。上記事情を第２図中のＹ−Ｙ’矢
視断面を示す第３図を用いて更に詳しく説明する。まず
、第３図（ａ）において、半導体基板１０のメモリセル
領域１にトレンチ１１を形成した後、基板表面に熱酸化
膜１２が形成され、続いて窒化シリコン膜１３が被着さ
れ、さらにＢＰＳＧＭ（ボロン・リン・珪酸ガラス膜）
１４が被着される。
ンの疎密が場所により大きく異なるので、埋設材料であ
る低融点ガラスで平坦化埋設を行うときに上記トレンチ
パターンの疎密により、形成直後の基板表面上の低融点
ガラス膜厚が異なってしまう。すなわち、トレンチパタ
ーンの疎な所は厚く、密なところは薄くなる。この為、
形成後の低融点ガラス膜をエッチバックすると、トレン
チパターンの密な所がどうしてもオーバーエッチ状態と
なり、平坦埋設を損なうへこみを生じるという欠点があ
る。さらには、その場所でのトレンチ肩部の低融点ガラ
スの下に予め設けである絶縁膜もアタックされ、基板が
露出する欠点がある。上記事情を第２図中のＹ−Ｙ’矢
視断面を示す第３図を用いて更に詳しく説明する。まず
、第３図（ａ）において、半導体基板１０のメモリセル
領域１にトレンチ１１を形成した後、基板表面に熱酸化
膜１２が形成され、続いて窒化シリコン膜１３が被着さ
れ、さらにＢＰＳＧＭ（ボロン・リン・珪酸ガラス膜）
１４が被着される。
次に、第３図（ｂ）において、１０００℃程度のりフロ
ーを行うとメモリセル部１は完全に平坦になるが、トレ
ンチパターンの空白部３との間に膜厚差１５を生じる。
ーを行うとメモリセル部１は完全に平坦になるが、トレ
ンチパターンの空白部３との間に膜厚差１５を生じる。
次に、第３図（Ｃ）において、ＢＩＳＧ膜１４をエッチ
バックすると、メモリセル部ｌのトレンチ１１には少な
くとも前記膜厚差１５の高さ分の深さでへこみが生じる
。
バックすると、メモリセル部ｌのトレンチ１１には少な
くとも前記膜厚差１５の高さ分の深さでへこみが生じる
。
さらに極端な場合には、へこみ部分のトレンチの角の所
で、窒化シリコン膜１３がエッチバック工程でアタック
され、その下の熱酸化膜１２が露出し、続く工程でその
熱酸化膜１２がエツチングされ、半導体基板１０が露出
してしまうことが起きる。この為に、通常バイポーラト
ランジスタの引出し電極に用いられる多結晶シリコン膜
と半導体基板がショート不良を起こしてしまうことがあ
った。
で、窒化シリコン膜１３がエッチバック工程でアタック
され、その下の熱酸化膜１２が露出し、続く工程でその
熱酸化膜１２がエツチングされ、半導体基板１０が露出
してしまうことが起きる。この為に、通常バイポーラト
ランジスタの引出し電極に用いられる多結晶シリコン膜
と半導体基板がショート不良を起こしてしまうことがあ
った。
本発明は上記従来の事情に鑑みなされたもので、均一な
平坦化埋設を実現し上記不具合を合理的に解決した半導
体装置を提供することを目的とする。
平坦化埋設を実現し上記不具合を合理的に解決した半導
体装置を提供することを目的とする。
［発明の従来技術に対する相違点］
本発明は上述した従来のトレンチ分離パターンの配置に
対し、電気的に絶縁分離の必要のない部分にもトレンチ
の密なダミー用のトレンチパターンを形成するという相
違点を有する。
対し、電気的に絶縁分離の必要のない部分にもトレンチ
の密なダミー用のトレンチパターンを形成するという相
違点を有する。
［課題を解決するための手段］
本発明の半導体装置は、素子間分離のためのトレンチパ
ターンを半導体基板上に形成し、該トレンチパターンを
埋設材料により平坦化埋設した半導体装置において、半
導体基板上のトレンチパターンの空白部にもダミー用の
トレンチパターンを形成し、埋設材料により平坦化埋設
を施したことを特徴とする。
ターンを半導体基板上に形成し、該トレンチパターンを
埋設材料により平坦化埋設した半導体装置において、半
導体基板上のトレンチパターンの空白部にもダミー用の
トレンチパターンを形成し、埋設材料により平坦化埋設
を施したことを特徴とする。
尚、トレンチパターンの空白部にダミー用のトレンチパ
ターンを形成するが、適宜、マスク位置合わせ用、工程
管理用、外部取り出しパッド用等のパターンの存在する
特定の領域にはダミー用トレンチパターンを形成しない
。
ターンを形成するが、適宜、マスク位置合わせ用、工程
管理用、外部取り出しパッド用等のパターンの存在する
特定の領域にはダミー用トレンチパターンを形成しない
。
［実施例］
次に本発明について図面を用いて説明する。第１図は本
発明の平方図であり、第２図で説明したのと同じくバイ
ポーラ型半導体メモリ装置の一部を示しである。極めて
密なトレンチパターン４で埋め尽くされたメモリセル部
１と、比較的疎なトレンチパターン５で埋められた周辺
回路部２との間にある距離の間隙６ａ、６ｂを隔ててダ
ミー用のトレンチパターン６が設けられている。このダ
ミーのトレンチパターン５はできるだけ密な方が好まし
いため、ここではメモリセル部１と同じ単位パターンの
集団を用いている。但し、ダミーのトレンチパターン６
とメモリセル部１あるいは周辺回路部２とのトレンチパ
ターンの相対的な配置間係はなくても良い。
発明の平方図であり、第２図で説明したのと同じくバイ
ポーラ型半導体メモリ装置の一部を示しである。極めて
密なトレンチパターン４で埋め尽くされたメモリセル部
１と、比較的疎なトレンチパターン５で埋められた周辺
回路部２との間にある距離の間隙６ａ、６ｂを隔ててダ
ミー用のトレンチパターン６が設けられている。このダ
ミーのトレンチパターン５はできるだけ密な方が好まし
いため、ここではメモリセル部１と同じ単位パターンの
集団を用いている。但し、ダミーのトレンチパターン６
とメモリセル部１あるいは周辺回路部２とのトレンチパ
ターンの相対的な配置間係はなくても良い。
尚、間隙６ａ、６ｂは同一である必要はないが、通常５
μｍ程度になるようにダミーのトレンチパターン６を形
成する。
μｍ程度になるようにダミーのトレンチパターン６を形
成する。
＼
本実施例によれば、低融点ガラスで平坦化埋設を行った
場合、ダミー用トレンチパターン６の存在により半導体
基板全体にわたって低融点ガラス膜が均一な膜厚で形成
できる。従って、エッチバック時のオーバーエッチを防
止することができ、均質なトレンチ分離構造の半導体装
置が得られる。
場合、ダミー用トレンチパターン６の存在により半導体
基板全体にわたって低融点ガラス膜が均一な膜厚で形成
できる。従って、エッチバック時のオーバーエッチを防
止することができ、均質なトレンチ分離構造の半導体装
置が得られる。
［発明の効果］
以上説明したように本発明は、通常の電気的ｔトレンチ
素子分離パターン以外にダミー用のトレンチパターンを
設けたため、はぼ完全に半導体１板上のどの場所でも平
坦化された絶縁埋設トレニチ分離が実現でき、高い製造
歩留まりで超高速、高集積の半導体装置が得られる。
素子分離パターン以外にダミー用のトレンチパターンを
設けたため、はぼ完全に半導体１板上のどの場所でも平
坦化された絶縁埋設トレニチ分離が実現でき、高い製造
歩留まりで超高速、高集積の半導体装置が得られる。
またさらに、通常金属配線や多結晶シリコン技抗等が配
置されるダミー用のトレンチパターン電域は、深さが５
μｍ程度の深いトレンチを絶縁物で埋設したいるため、
トレンチパターンが密な朽前記金属配線や多結晶シリコ
ン抵抗の下につく５生容量が平均的に小さくなり、この
面からも超高速化に有利である。
置されるダミー用のトレンチパターン電域は、深さが５
μｍ程度の深いトレンチを絶縁物で埋設したいるため、
トレンチパターンが密な朽前記金属配線や多結晶シリコ
ン抵抗の下につく５生容量が平均的に小さくなり、この
面からも超高速化に有利である。
第１図は本発明の一実施例を示す平面図、第２図は従来
の例を示す平面図、第２図は従来の例を示す平面図、第
３図（ａ）（ｂ）（ｃ）はそれぞれ第２図中のＹ−Ｙ’
矢視に対応して平坦化埋設プロセスを示す断面図である
。 １◆◆・◆・・・・メモリセル部、 ２・・・・・・・・周辺回路部、 ３・・・・・・・・空白部、 ４．５・・・・・・トレンチパターン、６・・◆・◆・
・◆ダミー用のトレンチパターン、６ａ、６ｂ・◆・・
間隙、 １０・・・・・・・半導体基板、 １２・・・・・・・熱酸化膜、 １３・・・・・・・窒化シリコン膜、 １４・◆・・・・・ＢＰＳＧ膜、 １５・・・・・・・膜厚差。 ＼
の例を示す平面図、第２図は従来の例を示す平面図、第
３図（ａ）（ｂ）（ｃ）はそれぞれ第２図中のＹ−Ｙ’
矢視に対応して平坦化埋設プロセスを示す断面図である
。 １◆◆・◆・・・・メモリセル部、 ２・・・・・・・・周辺回路部、 ３・・・・・・・・空白部、 ４．５・・・・・・トレンチパターン、６・・◆・◆・
・◆ダミー用のトレンチパターン、６ａ、６ｂ・◆・・
間隙、 １０・・・・・・・半導体基板、 １２・・・・・・・熱酸化膜、 １３・・・・・・・窒化シリコン膜、 １４・◆・・・・・ＢＰＳＧ膜、 １５・・・・・・・膜厚差。 ＼
Claims (1)
- 素子間分離のためのトレンチパターンを半導体基板上に
形成し、該トレンチパターンを埋設材料により平坦化埋
設した半導体装置において、半導体基板上のトレンチパ
ターンの空白部にもダミー用のトレンチパターンを形成
し、埋設材料により平坦化埋設を施したことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218200A JP2580787B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218200A JP2580787B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382053A true JPH0382053A (ja) | 1991-04-08 |
| JP2580787B2 JP2580787B2 (ja) | 1997-02-12 |
Family
ID=16716189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218200A Expired - Lifetime JP2580787B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580787B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791227A1 (en) * | 1994-11-10 | 1997-08-27 | Intel Corporation | Forming a planar surface over a substrate by modifying the topography of the substrate |
| EP0825644A1 (en) * | 1996-08-21 | 1998-02-25 | Motorola, Inc. | Integrated circuit having a dummy structure and method of making the same |
| KR20010063432A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 정렬자 형성방법 |
| EP1213762A1 (fr) * | 2000-12-05 | 2002-06-12 | Koninklijke Philips Electronics N.V. | Dispositif d'isolation d'un élement électrique |
| US6951794B2 (en) | 2000-09-28 | 2005-10-04 | Kabushiki Kaisha Toshiba | Semiconductor device with spiral inductor and method for fabricating semiconductor integrated circuit device |
| US7804127B2 (en) | 2007-08-16 | 2010-09-28 | Oki Electric Industry Co., Ltd. | Semiconductor non-volatile memory having semiconductor non-volatile memory cell with electric charge accumulation layer, and method of producing the same |
| KR101103280B1 (ko) * | 2009-12-03 | 2012-01-10 | 김정수 | 회전형 청소기 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549774A (en) * | 1978-10-06 | 1980-04-10 | Hitachi Ltd | Card read control unit |
| JPS6043843A (ja) * | 1983-08-19 | 1985-03-08 | Nec Corp | 半導体装置の製造方法 |
| JPH01145843A (ja) * | 1987-12-01 | 1989-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH01289264A (ja) * | 1988-05-17 | 1989-11-21 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-08-24 JP JP1218200A patent/JP2580787B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549774A (en) * | 1978-10-06 | 1980-04-10 | Hitachi Ltd | Card read control unit |
| JPS6043843A (ja) * | 1983-08-19 | 1985-03-08 | Nec Corp | 半導体装置の製造方法 |
| JPH01145843A (ja) * | 1987-12-01 | 1989-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH01289264A (ja) * | 1988-05-17 | 1989-11-21 | Toshiba Corp | 半導体装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0791227A1 (en) * | 1994-11-10 | 1997-08-27 | Intel Corporation | Forming a planar surface over a substrate by modifying the topography of the substrate |
| EP0791227A4 (en) * | 1994-11-10 | 1998-04-01 | Intel Corp | FORMATION OF A FLAT SURFACE ON A SUBSTRATE BY MODIFICATION OF ITS TOPOGRAPHY |
| EP0825644A1 (en) * | 1996-08-21 | 1998-02-25 | Motorola, Inc. | Integrated circuit having a dummy structure and method of making the same |
| KR20010063432A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 정렬자 형성방법 |
| US6951794B2 (en) | 2000-09-28 | 2005-10-04 | Kabushiki Kaisha Toshiba | Semiconductor device with spiral inductor and method for fabricating semiconductor integrated circuit device |
| EP1213762A1 (fr) * | 2000-12-05 | 2002-06-12 | Koninklijke Philips Electronics N.V. | Dispositif d'isolation d'un élement électrique |
| US7804127B2 (en) | 2007-08-16 | 2010-09-28 | Oki Electric Industry Co., Ltd. | Semiconductor non-volatile memory having semiconductor non-volatile memory cell with electric charge accumulation layer, and method of producing the same |
| KR101103280B1 (ko) * | 2009-12-03 | 2012-01-10 | 김정수 | 회전형 청소기 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2580787B2 (ja) | 1997-02-12 |
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