JPS6352444A - 半導体集積回路装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は配線材の接続部を改良した半導体集積回路装置
の構造およびその製造方法に関する。

（従来の技術） 半導体記憶装置は、高集積化、大容量化の一途を辿って
いる。この高集積化、大言」化は、半導体ウェハ上に描
かれるデザイン・ルールを縮小化する事によってなされ
てきたものであるが、この高集積化を進める上において
配線層の接続法に二つの大きな問題点がある。

第１番目は、配線接触部での接触抵抗の増大である。第
８図のに）はトランジスタのゲート配線材料１とＡ１配
線２の接続を示す代表的な従来例の平面図であり、υ（
ｃ）Ｇ；５はそれぞれに）のＡ−Ａ’　の断面を形成工
程順に示した製造工程断面図である。

この接触抵抗の増大は、高集積化に伴った接続孔４の縮
小化による配線材同志の接触面積Ｓの縮小化によって生
じる。この様な接触抵抗の増大は、回路の高速化の妨げ
となったり、接触不良を起こしたり信頼性上も大きな問
題となる。

第２番目は、シリコン基板５の垂直室を利用した側壁ト
ランジスタ等、溝部に埋め込まれた配線材との接続部に
おいて接続のための余裕を大きく取られなければならな
いということである。上記問題点の１つの例としてＤ−
ＲＡＭの溝埋込み型セルフのワード線接続を示す。第９
図（０は、溝埋込み型セルにおけるトランスファゲート
配線材１とＡＪ２配線２どの接続部を示す平面図で第９
図υは例として用いた溝埋込み型セルフの断面図である
。Ａ−Ａ’の断面構造は第８図（ト）（Ｃ）＠と同様で
ある。従来この接続は、フォトリソグラフィのやり易さ
からフィールド酸化膜３上の平坦部で行われてきた。こ
のためトランスファゲート配線１を平坦部に引き出すた
め経験的に２ａ（ａは合わせ余裕）以上余裕を取る必要
があった。即ちこの余裕は高集積化の妨げとなる。特に
本例で示す様なワード線の接続部は、数多く必要であり
、かなりの面積となり、チップサイズの増大を招く、延
いてはチップコストの増大にもつながってしまう。

（発明が解決しようとする問題点） 以上の様に従来からの接続部構造では、高速化及び高信
頼性および高集積化を妨げるという問題があった。

本発明は、この様な問題を解決した配線材の接続法およ
びその製造方法を提供することを目的とする。

（発明の構成〕 （問題点を解決するための手段） 本発明にかかる半導体集積回路装置は、下層の配線材を
形成する前、絶縁膜上に溝部を形成しその溝部上部に配
線材および接続孔を設ける。更に溝部に埋め込まれた配
線材との接続に関しては、配線材の埋め込まれた溝部を
接続孔まで延長し、上層配線材との接続を行うことであ
る。

（作　用） 本発明の構成をすれば、下層配線材と上層配線材は溝部
に埋め込まれた形態になる。下層配線材と上層配線材の
接触面は、絶縁膜溝部の形状を踏襲する様な形状になり
、従来の構造に比べ同じ接続孔のサイズで容易に２〜３
倍の接触面積を確保する事ができる様になり、接続孔サ
イズを大きくせずに接触抵抗を激減させる事ができる。

尚本発明において、フォトリソグラフィのやりにくさも
、レジスト平坦化工程を経る事により問題がなくなる。

また溝部に埋め込まれた配線材との接続においては溝部
上に接続孔を形成するため、平坦部に引き出す余裕２ａ
（ａは合わせ余裕）を取る必要がなくなり、接続部の面
積を小さくする事が可能でおる。小ざくできるばかりで
なく、接触抵抗も小ざくできる事から、回路動作の高速
化および高信頼性・高集積化を達成する事を可能とした
。

（実施例） 以下、本発明の実施例を図面を参照して説明する。第１
図（ａ）　−Ｕは一実施例のトランジスタ・ゲートＮ極
材１とＡ１配線材２の接続部の構造および製造過程を示
すものであり、に）は平面図であり、（ｕ　（ｃ）ｔｄ
＞が（２）のＡ−Ａ’　の断面を形成工程順に示した製
造工程断面図である。３はフィールド酸化膜である。ゲ
ート電極材１を堆積させる前に堆積させるゲート電極材
膜厚の２倍より大きめの溝部１０をフィールド酸化膜中
に形成する（第１図（Ｑ）。

その後周知の技術によりゲート電極材１を堆積させ加工
する（第１図Ｃ）。そしてその後層間絶縁膜１１を堆積
させ、前記溝部１０の上方に接続孔４を設ける。その（
ｌ　Ａ　Ｊ２電極材２を堆積させ、周知の技術で加工し
、以下従来通りである（第１図ゆ）。

この様な工程により得られた構造は、配線材同志の接触
面積Ｓ′を増加させ、接触抵抗の低減化に大きく寄与す
る。

前記実施例では溝部１０の大きさをゲート電極材１の膜
厚の２倍より大きくとしたが、それ以下の大きざでも第
２図の様に配線材の接触面Ｓ″が歪曲する形になるので
接触抵抗の低減化には充分寄与できる。

尚、本発明の接触抵抗の低減化の効果は、接触面Ｓ　ｎ
が歪曲する形になれば充分効果が得られるので溝部１０
がＶ字溝（第３図）、上部にテーパを持つ溝（第４図）
やＵ字溝（第５図）でも良い。

むしろこれらの様にテーバを持たせる事によってｌ配線
材２の断切れを防止するのに効果がある。

更に第６図に示す様に、溝でなく歪曲接触面が凸になる
様堆積膜１２を凸状に残してその上部で接続孔４を設け
た構造でも同様の効果を持つ。

次に溝部に埋め込まれた配線材との接続の実施例として
Ｄ−ＲＡＭの溝埋込み型セルフのワード線接続部を例と
して第７図に示し以下に説明する。

第７図（２）はトランスファゲート電極材１とＡＪ２配
線２との接続を示す平面図でυはＡ−Ａ’の断面図であ
る。トランスファゲート電極材１の埋め込まれている溝
を接続部でも途切らす事なく形成し、その溝上部に接続
孔４を設ける。こうする事によって第９図の従来例の様
に電極引き出し部と接続部を分ける事なく同一領域で達
成する事ができる。

即ち従来Ｄ＞８ａ＋ｂであったものに対してＤ〉４ａ＋
ｂとなり４ａ分縮小化が可能となった。特に本例に示し
たワード線の接続部は数が多いため高集積化に大きく寄
与する。また前記実施例同様接触も大きく低減化できる
。

以上の実施例はゲート電極材１とＡＥ配線２の接続に関
して説明したきたが、Ａ１配線同志等の他の配線の接続
に関しても同様の効果を得ることができる。

〔発明の効果〕

以上述べたように本発明によれば、異なる配線材同志の
接続部の面積を増大ざぜることなく、接触抵抗を著しく
低減化させる事ができ、回路の奇生抵抗の減少に寄与す
ることができ、接続部の接触不良がｍ減する。また溝に
埋め込まれた配線材との接続も容易になり、配線の引き
出し領域も必要なくなり、接続部面積の縮小化が可能と
なる。

即ち、本発明の方法によって高速化、高信頼性および高
集積化を見差した半導体集積回路を達成することができ
る。

【図面の簡単な説明】

他の実施例を説明するための断面構造図、第７図は本発
明における溝部に埋め込まれた配線材との接続の実施例
を説明するための平面図及び断面構造図、第８図は第１
図に対応する従来例を説明するための平面図及び工程断
面図、第９図は第７図に対応する従来例を説明するため
の平面図及び断面図でおる。 １・・・ゲート電極材、２・・・ＡＪ２配線材、３・・
・フィールド酸化膜、４・・・接続孔、５・・・シリコ
ン基板、６・・・素子形成領域、７・・・溝埋込み型セ
ル形成領域、 ８・・・セルキャパシタ共通電極、 ９・・・ビット線、１０・・・溝部、１１・・・絶縁膜
、１２・・・凸状膜部、ａ・・・合せ余裕、ｂ・・・接
続孔サイズ、 ｓ、ｓ’　、ｓ″・・・配線同志の接触面。 代理人　弁理士　則　近　憲　佑 同　　　　竹　花　喜久男

Claims (4)

【特許請求の範囲】
1. （１）半導体集積回路を構成する配線材同志の接続部に
   おいて、その接触面を歪曲させる構造を持つ事を特徴と
   する半導体集積回路装置。
2. （２）接触面を歪曲させる構造が、接続孔および下層配
   線材の下部に設けられた溝部である事を特徴とする特許
   請求の範囲第１項記載の半導体集積回路装置。
3. （３）下層配線材が溝に埋め込まれたゲート電極あるい
   は配線であり、その溝の一部領域上部に接続孔を設け、
   上層配線材と接続する事を特徴とする特許請求の範囲第
   １項記載の半導体集積回路装置。
4. （４）半導体集積回路装置の配線材同志の接続部を設け
   る工程において、下層配線材を堆積する前に溝部形成工
   程を具備する事を特徴とする半導体集積回路装置の製造
   方法。