JP2580787B2 - 半導体装置 - Google Patents
半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は低融点ガラス膜等により平坦化埋設されたト
レンチ分離構造を有する高速高集積の半導体装置に関
し、特にメモリーセル部やロジックセル部のようなトレ
ンチパターンが極めて密な領域と、周辺回路のようなト
レンチパターンが比較的疎な領域が混在する場合のチッ
プ全体の均一平坦化トレンチ分離技術に関する。
レンチ分離構造を有する高速高集積の半導体装置に関
し、特にメモリーセル部やロジックセル部のようなトレ
ンチパターンが極めて密な領域と、周辺回路のようなト
レンチパターンが比較的疎な領域が混在する場合のチッ
プ全体の均一平坦化トレンチ分離技術に関する。
［従来の技術］ 従来、トレンチ分離構造は電気的に絶縁分離が必要な
場所のみに設けられており、LSIチップ全体ではトレン
チパターンの極めて密な領域と、疎な領域とが混在して
いた。以下に図面を用いて説明する。第２図は一例とし
て従来のバイポーラ型半導体メモリ装置の一部を示す平
面図である。メモリセル部１は極めて密なトレンチパタ
ーン４が形成されており、このメモリセル部１からトレ
ンチパターンのない空白部３をはさんで周辺回路部２が
存在する。この周辺回路部２は比較的疎なトレンチパタ
ーン５が形成されている。
場所のみに設けられており、LSIチップ全体ではトレン
チパターンの極めて密な領域と、疎な領域とが混在して
いた。以下に図面を用いて説明する。第２図は一例とし
て従来のバイポーラ型半導体メモリ装置の一部を示す平
面図である。メモリセル部１は極めて密なトレンチパタ
ーン４が形成されており、このメモリセル部１からトレ
ンチパターンのない空白部３をはさんで周辺回路部２が
存在する。この周辺回路部２は比較的疎なトレンチパタ
ーン５が形成されている。
［発明が解決しようとする課題］ 上述した従来のトレンチ分離構造では、トレンチパタ
ーンの疎密が場所により大きく異なるので、埋設材料で
ある低融点ガラスで平坦化埋設を行うときに上記トレン
チパターンの疎密により、形成直後の基板表面上の低融
点ガラス膜厚が異なってしまうすなわち、トレンチパタ
ーンの疎な所は厚く、密なところは薄くなる。この為、
形成後の低融点ガラス膜をエッチバックすると、トレン
チパターンの密な所がどうしてもオーバーエッチ状態と
なり、平坦埋設を損なうへこみを生じるという欠点があ
る。さらには、その場所でのトレンチ肩部の低融点ガラ
スの下に予め設けてある絶縁膜もアタックされ、基板が
露出する欠点がある。上記事情を第２図中のＹ−Ｙ′矢
視断面を示す第３図を用いて更に詳しく説明する。ま
ず、第３図（ａ）において、半導体基板10のメモリセル
領域１にトレンチ11を形成した後、基板表面に熱酸化膜
12が形成され、続いて窒化シリコン膜13が被着され、さ
らにBPSG膜（ボロン・リン・珪酸ガラス膜）14が被着さ
れる。
ーンの疎密が場所により大きく異なるので、埋設材料で
ある低融点ガラスで平坦化埋設を行うときに上記トレン
チパターンの疎密により、形成直後の基板表面上の低融
点ガラス膜厚が異なってしまうすなわち、トレンチパタ
ーンの疎な所は厚く、密なところは薄くなる。この為、
形成後の低融点ガラス膜をエッチバックすると、トレン
チパターンの密な所がどうしてもオーバーエッチ状態と
なり、平坦埋設を損なうへこみを生じるという欠点があ
る。さらには、その場所でのトレンチ肩部の低融点ガラ
スの下に予め設けてある絶縁膜もアタックされ、基板が
露出する欠点がある。上記事情を第２図中のＹ−Ｙ′矢
視断面を示す第３図を用いて更に詳しく説明する。ま
ず、第３図（ａ）において、半導体基板10のメモリセル
領域１にトレンチ11を形成した後、基板表面に熱酸化膜
12が形成され、続いて窒化シリコン膜13が被着され、さ
らにBPSG膜（ボロン・リン・珪酸ガラス膜）14が被着さ
れる。
次に、第３図（ｂ）において、1000℃程度のリフロー
を行うとメモリセル部１は完全に平坦になるが、トレン
チパターンの空白部３との間に膜厚差15を生じる。次
に、第３図（ｃ）において、B1SG膜14をエッチバックす
ると、メモリセル部１のトレンチ11には少なくとも前記
膜厚差15の高さ分の深さでへこみが生じる。
を行うとメモリセル部１は完全に平坦になるが、トレン
チパターンの空白部３との間に膜厚差15を生じる。次
に、第３図（ｃ）において、B1SG膜14をエッチバックす
ると、メモリセル部１のトレンチ11には少なくとも前記
膜厚差15の高さ分の深さでへこみが生じる。
さらに極端な場合には、へこみ部分のトレンチの角の
所で、窒化シリコン膜13がエッチバック工程でアタック
され、その下の熱酸化膜12が露出し、続く工程でその熱
酸化膜12がエッチングされ、半導体基板10が露出してし
まうことが起きる。この為に、通常バイポーラトランジ
スタの引出し電極に用いられる多結晶シリコン膜と半導
体基板がショート不良を起こしてしまうことがあった。
所で、窒化シリコン膜13がエッチバック工程でアタック
され、その下の熱酸化膜12が露出し、続く工程でその熱
酸化膜12がエッチングされ、半導体基板10が露出してし
まうことが起きる。この為に、通常バイポーラトランジ
スタの引出し電極に用いられる多結晶シリコン膜と半導
体基板がショート不良を起こしてしまうことがあった。
本発明は上記従来の事情に鑑みなされたもので、均一
な平坦化埋設を実現し上記不具合を合理的に解決した半
導体装置を提供することを目的とする。
な平坦化埋設を実現し上記不具合を合理的に解決した半
導体装置を提供することを目的とする。
［発明の従来技術に対する相違点］ 本発明は上述した従来のトレンチ分離パターンの配置
に対し、電気的に絶縁分離の必要のない部分にもトレン
チの密なダミー用のトレンチパターンを形成するという
相違点を有する。
に対し、電気的に絶縁分離の必要のない部分にもトレン
チの密なダミー用のトレンチパターンを形成するという
相違点を有する。
［課題を解決するための手段］ 本発明は素子間分離のためのトレンチパターンを高密
度で形成した主回路領域と、素子間分離のためのトレン
チパターンを低密度で形成した周辺回路領域と、上記主
回路領域と上記周辺回路領域との間に設けられた回路素
子の形成されない中間領域とを半導体基板上に有する半
導体装置に係り、その要旨は、上記中間領域にも上記素
子分離のためのトレンチパターンに相当するトレンチパ
ターンを形成したことである。
度で形成した主回路領域と、素子間分離のためのトレン
チパターンを低密度で形成した周辺回路領域と、上記主
回路領域と上記周辺回路領域との間に設けられた回路素
子の形成されない中間領域とを半導体基板上に有する半
導体装置に係り、その要旨は、上記中間領域にも上記素
子分離のためのトレンチパターンに相当するトレンチパ
ターンを形成したことである。
尚、トレンチパターンの空白部にダミー用のトレンチ
パターンを形成するが、適宜、マスク位置合わせ用、工
程管理用、外部取り出しパッド用等のパターンの存在す
る特定の領域にはダミー用トレンチパターンを形成しな
い。
パターンを形成するが、適宜、マスク位置合わせ用、工
程管理用、外部取り出しパッド用等のパターンの存在す
る特定の領域にはダミー用トレンチパターンを形成しな
い。
［実施例］ 次に本発明について図面を用いて説明する。第１図は
本発明の平面図であり、第２図で説明したのと同じくバ
イポーラ型半導体メモリ装置の一部を示してある。極め
て密なトレンチパターン４で埋め尽くされたメモリセル
部１と、比較的疎なトレンチパターン５で埋められた周
辺回路部２との間にある距離の間隙6a,6bを隔ててダミ
ー用のトレンチパターン６が設けられている。このダミ
ーのトレンチパターン５はできるだけ密な方が好ましい
ため、ここではメモリセル部１と同じ単位パターンの集
団を用いている。但し、ダミーのトレンチパターン６と
メモリセル部１あるいは周辺回路部２とのトレンチパタ
ーンの相対的な配置関係はなくても良い。
本発明の平面図であり、第２図で説明したのと同じくバ
イポーラ型半導体メモリ装置の一部を示してある。極め
て密なトレンチパターン４で埋め尽くされたメモリセル
部１と、比較的疎なトレンチパターン５で埋められた周
辺回路部２との間にある距離の間隙6a,6bを隔ててダミ
ー用のトレンチパターン６が設けられている。このダミ
ーのトレンチパターン５はできるだけ密な方が好ましい
ため、ここではメモリセル部１と同じ単位パターンの集
団を用いている。但し、ダミーのトレンチパターン６と
メモリセル部１あるいは周辺回路部２とのトレンチパタ
ーンの相対的な配置関係はなくても良い。
尚、間隙6a,6bは同一である必要はないが、通常５μ
ｍ程度になるようにダミーのトレンチパターン６を形成
する。
ｍ程度になるようにダミーのトレンチパターン６を形成
する。
本実施例によれば、低融点ガラスで平坦化埋設を行っ
た場合、ダミー用トレンチパターン６の存在により半導
体基板全体にわたって低融点ガラス膜が均一な膜厚で形
成できる。従って、エッチバック時のオーバーエッチを
防止することができ、均質なトレンチ分離構造の半導体
装置が得られる。
た場合、ダミー用トレンチパターン６の存在により半導
体基板全体にわたって低融点ガラス膜が均一な膜厚で形
成できる。従って、エッチバック時のオーバーエッチを
防止することができ、均質なトレンチ分離構造の半導体
装置が得られる。
［発明の効果］ 以上説明したように本発明は、通常の電気的なトレン
チ素子分離パターン以外にダミー用のトレンチパターン
を設けたため、ほぼ完全に半導体基板上のどの場所でも
平坦化された絶縁埋設トレンチ分離が実現でき、高い製
造歩留まりで超高速、高集積の半導体装置が得られる。
チ素子分離パターン以外にダミー用のトレンチパターン
を設けたため、ほぼ完全に半導体基板上のどの場所でも
平坦化された絶縁埋設トレンチ分離が実現でき、高い製
造歩留まりで超高速、高集積の半導体装置が得られる。
またさらに、通常金属配線や多結晶シリコン抵抗等が
配置されるダミー用のトレンタパターン領域は、深さが
５μｍ程度の深いトレンチを絶縁物で埋設したいるた
め、トレンチパターンが密な程前記金属配線や多結晶シ
リコン抵抗の下につく寄生容量が平均的に小さくなり、
この面からも超高速化に有利である。
配置されるダミー用のトレンタパターン領域は、深さが
５μｍ程度の深いトレンチを絶縁物で埋設したいるた
め、トレンチパターンが密な程前記金属配線や多結晶シ
リコン抵抗の下につく寄生容量が平均的に小さくなり、
この面からも超高速化に有利である。
第１図は本発明の一実施例を示す平面図、第２図は従来
の例を示す平面図、第２図は従来の例を示す平面図、第
３図（ａ）（ｂ）（ｃ）はそれぞれ第２図中のＹ−Ｙ′
矢視に対応して平坦化埋設プロセスを示す断面図であ
る。 １……メモリセル部、 ２……周辺回路部、 ３……空白部、 4,5……トレンチパターン、 ６……ダミー用のトレンチパターン、 6a,6b……間隙、 10……半導体基板、 12……熱酸化膜、 13……窒化シリコン膜、 14……BPSG膜、 15……膜厚差。
の例を示す平面図、第２図は従来の例を示す平面図、第
３図（ａ）（ｂ）（ｃ）はそれぞれ第２図中のＹ−Ｙ′
矢視に対応して平坦化埋設プロセスを示す断面図であ
る。 １……メモリセル部、 ２……周辺回路部、 ３……空白部、 4,5……トレンチパターン、 ６……ダミー用のトレンチパターン、 6a,6b……間隙、 10……半導体基板、 12……熱酸化膜、 13……窒化シリコン膜、 14……BPSG膜、 15……膜厚差。
Claims (1)
- 【請求項１】素子間分離のためのトレンチパターンを高
密度で形成した主回路領域と、素子間分離のためのトレ
ンチパターンを低密度で形成した周辺回路領域と、上記
主回路領域と上記周辺回路領域との間に設けられた回路
素子の形成されない中間領域とを半導体基板上に有する
半導体装置において、 上記中間領域にも上記素子分離のためのトレンチパター
ンに相当するトレンチパターンを形成したことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218200A JP2580787B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218200A JP2580787B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382053A JPH0382053A (ja) | 1991-04-08 |
| JP2580787B2 true JP2580787B2 (ja) | 1997-02-12 |
Family
ID=16716189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218200A Expired - Lifetime JP2580787B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580787B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW299458B (ja) * | 1994-11-10 | 1997-03-01 | Intel Corp | |
| US5885856A (en) * | 1996-08-21 | 1999-03-23 | Motorola, Inc. | Integrated circuit having a dummy structure and method of making |
| KR20010063432A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 정렬자 형성방법 |
| JP2002110908A (ja) | 2000-09-28 | 2002-04-12 | Toshiba Corp | スパイラルインダクタおよびこれを備える半導体集積回路装置の製造方法 |
| EP1213762A1 (fr) * | 2000-12-05 | 2002-06-12 | Koninklijke Philips Electronics N.V. | Dispositif d'isolation d'un élement électrique |
| JP2009049097A (ja) | 2007-08-16 | 2009-03-05 | Oki Electric Ind Co Ltd | 半導体不揮発性メモリセルとその製造方法、及びその半導体不揮発性メモリセルを有する半導体不揮発性メモリとその製造方法 |
| KR101103280B1 (ko) * | 2009-12-03 | 2012-01-10 | 김정수 | 회전형 청소기 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549774A (en) * | 1978-10-06 | 1980-04-10 | Hitachi Ltd | Card read control unit |
| JPS6043843A (ja) * | 1983-08-19 | 1985-03-08 | Nec Corp | 半導体装置の製造方法 |
| JPH01145843A (ja) * | 1987-12-01 | 1989-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH01289264A (ja) * | 1988-05-17 | 1989-11-21 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-08-24 JP JP1218200A patent/JP2580787B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0382053A (ja) | 1991-04-08 |
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