JP2001237323A - 相互接続層および同層を備えた半導体デバイスの製造方法 - Google Patents
相互接続層および同層を備えた半導体デバイスの製造方法Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 半導体デバイスの製造中に行う平坦化を容易
にし、また、近接する配線構造との寄生容量を最小限に
する。 【解決手段】 半導体デバイスの製造中に行う平坦化の
均一化を容易にするための、半導体デバイスの配線層用
レイアウトの形成方法であって、該方法は、配線レイア
ウトの複数のレイアウト領域の各々のアクティブ配線構
造密度を決定することを含む。該方法はさらに、半導体
デバイスの製造中に行う平坦化の均一化を容易にするべ
く、アクティブ配線構造およびダミー充填構造の所望の
密度を得るために、各レイアウト領域にダミー充填構造
を追加することを含む。アクティブ配線構造とダミー充
填構造の所望の密度を得るべくダミー充填構造を追加す
ることにより、ダミー充填構造が不必要に追加されるこ
とがなく、また、各レイアウト領域は均一な密度を有す
る。
にし、また、近接する配線構造との寄生容量を最小限に
する。 【解決手段】 半導体デバイスの製造中に行う平坦化の
均一化を容易にするための、半導体デバイスの配線層用
レイアウトの形成方法であって、該方法は、配線レイア
ウトの複数のレイアウト領域の各々のアクティブ配線構
造密度を決定することを含む。該方法はさらに、半導体
デバイスの製造中に行う平坦化の均一化を容易にするべ
く、アクティブ配線構造およびダミー充填構造の所望の
密度を得るために、各レイアウト領域にダミー充填構造
を追加することを含む。アクティブ配線構造とダミー充
填構造の所望の密度を得るべくダミー充填構造を追加す
ることにより、ダミー充填構造が不必要に追加されるこ
とがなく、また、各レイアウト領域は均一な密度を有す
る。
Description
【０００１】
【発明の属する分野】本発明は集積回路の製造分野に関
するものであり、特に、相互接続層内のダミー充填構造
に関するものである。
するものであり、特に、相互接続層内のダミー充填構造
に関するものである。
【０００２】
【従来の技術】化学機械研磨（ＣＭＰ）は、半導体基板
上に設けられた相互接続層を平坦化するための技術であ
る。典型的には、半導体基板上に多重相互接続層が堆積
されており、ここで、各相互接続層は半導体基板のアク
ティブエリアを接続するアクティブ相互接続構造を備え
ている。アクティブエリアとは、半導体基板の、トラン
ジスタ、コンデンサ、抵抗器のような構成部品が形成さ
れる部分のことである。
上に設けられた相互接続層を平坦化するための技術であ
る。典型的には、半導体基板上に多重相互接続層が堆積
されており、ここで、各相互接続層は半導体基板のアク
ティブエリアを接続するアクティブ相互接続構造を備え
ている。アクティブエリアとは、半導体基板の、トラン
ジスタ、コンデンサ、抵抗器のような構成部品が形成さ
れる部分のことである。
【０００３】相互接続層の形成を行う前に、各々の相互
接続層は平板な、または平坦化された上面を有している
ことが望ましい。アクティブ相互接続構造によって占め
られるエリアの密度によって、上面は、誘電体材料を堆
積した後には常に平坦であるとは限らないため、ＣＭＰ
が必要である。
接続層は平板な、または平坦化された上面を有している
ことが望ましい。アクティブ相互接続構造によって占め
られるエリアの密度によって、上面は、誘電体材料を堆
積した後には常に平坦であるとは限らないため、ＣＭＰ
が必要である。
【０００４】相互接続層内のアクティブ相互接続構造は
トレンチによって分離されている。図１を参照すると、
アクティブ相互接続構造２０、２２、２４の間に設けら
れたトレンチ１０、１２は、アクティブ相互接続構造２
４、２６の間に設けられたトレンチ１４よりもずっと幅
の狭いものである。特に、トレンチが狭い間隔で離間し
た複数のアクティブ相互接続構造の間にある場合に、ト
レンチ１０、１２、１４を誘電体材料で充填するアプロ
ーチの１つには、高密度プラズマ気相成長法（ＨＤＰ−
ＣＶＤ）法がある。堆積した誘電体材料３４が十分に厚
い場合には、シングルステップの堆積法で相互接続層３
０を平坦化することができる。
トレンチによって分離されている。図１を参照すると、
アクティブ相互接続構造２０、２２、２４の間に設けら
れたトレンチ１０、１２は、アクティブ相互接続構造２
４、２６の間に設けられたトレンチ１４よりもずっと幅
の狭いものである。特に、トレンチが狭い間隔で離間し
た複数のアクティブ相互接続構造の間にある場合に、ト
レンチ１０、１２、１４を誘電体材料で充填するアプロ
ーチの１つには、高密度プラズマ気相成長法（ＨＤＰ−
ＣＶＤ）法がある。堆積した誘電体材料３４が十分に厚
い場合には、シングルステップの堆積法で相互接続層３
０を平坦化することができる。
【０００５】ＨＤＰ−ＣＶＤ法を実施した結果、各々の
アクティブ相互接続構造２０〜２６の上の誘電体材料３
４の上面に突起３２が生じる。突起３２の各々は、それ
ぞれに関連したバイアスを備えている。このバイアス
は、正または負のどちらにも定義することができる。図
１に示すようなＨＤＰ−ＣＶＤ過程においては、突起３
２の各々は負のバイアスを持っている。すなわち、突起
の幅が、下にあるアクティブ相互接続構造の幅または横
方向の長さ９０よりも短い。アクティブ相互接続構造２
４と２６の間のようにアクティブ相互接続構造がない部
分では、誘電体材料３４の上面は比較的平坦である。
アクティブ相互接続構造２０〜２６の上の誘電体材料３
４の上面に突起３２が生じる。突起３２の各々は、それ
ぞれに関連したバイアスを備えている。このバイアス
は、正または負のどちらにも定義することができる。図
１に示すようなＨＤＰ−ＣＶＤ過程においては、突起３
２の各々は負のバイアスを持っている。すなわち、突起
の幅が、下にあるアクティブ相互接続構造の幅または横
方向の長さ９０よりも短い。アクティブ相互接続構造２
４と２６の間のようにアクティブ相互接続構造がない部
分では、誘電体材料３４の上面は比較的平坦である。
【０００６】誘電体材料を堆積する別の方法は、図２に
示すように、ツーステップ法によるものである。第１の
ステップは、アクティブ相互接続構造２０〜２６の間の
トレンチ１０〜１４内を誘電体材料３４で充填するＨＤ
Ｐ−ＣＶＤ法によるものである。トレンチ１０〜１４が
充填されたら、プラズマ気相成長法（ＰＥ−ＣＶＤ）に
より誘電体材料３５がさらに追加され、合わせた厚みが
平坦化に十分なものとなるようにする。ＰＥ−ＣＶＤ法
後、アクティブ相互接続構造２０〜２６の各々の上に形
成された突起４２は正のバイアスとなる。正のバイアス
は、突起４２の幅が、下にあるアクティブ相互接続構造
の幅または横方向の長さよりも長い場合に生じる。
示すように、ツーステップ法によるものである。第１の
ステップは、アクティブ相互接続構造２０〜２６の間の
トレンチ１０〜１４内を誘電体材料３４で充填するＨＤ
Ｐ−ＣＶＤ法によるものである。トレンチ１０〜１４が
充填されたら、プラズマ気相成長法（ＰＥ−ＣＶＤ）に
より誘電体材料３５がさらに追加され、合わせた厚みが
平坦化に十分なものとなるようにする。ＰＥ−ＣＶＤ法
後、アクティブ相互接続構造２０〜２６の各々の上に形
成された突起４２は正のバイアスとなる。正のバイアス
は、突起４２の幅が、下にあるアクティブ相互接続構造
の幅または横方向の長さよりも長い場合に生じる。
【０００７】
【発明が解決しようとする課題】堆積法によっては、正
のバイアスを持つ突起４２と、負のバイアスを持つ突起
３２を除去するためにＣＭＰを使用する。しかし、アク
ティブ相互接続構造２０〜２６のパターン密度変化が大
きい場合は、相互接続層３０を十分に平坦化するのにＣ
ＭＰは適していない。例えば、アクティブ相互接続構造
２４、２６の上に設けられた比較的平坦な誘電体材料を
平坦化すると、過度に研磨されてしまう。これにより、
誘電体材料３４または３５に著しいくぼみが生じてしま
い、表面が平坦化されない。相互接続層３０の平坦化さ
れなかった表面によって、その上に設けられている相互
接続層の信頼性に問題が生じてしまう可能性がある。
のバイアスを持つ突起４２と、負のバイアスを持つ突起
３２を除去するためにＣＭＰを使用する。しかし、アク
ティブ相互接続構造２０〜２６のパターン密度変化が大
きい場合は、相互接続層３０を十分に平坦化するのにＣ
ＭＰは適していない。例えば、アクティブ相互接続構造
２４、２６の上に設けられた比較的平坦な誘電体材料を
平坦化すると、過度に研磨されてしまう。これにより、
誘電体材料３４または３５に著しいくぼみが生じてしま
い、表面が平坦化されない。相互接続層３０の平坦化さ
れなかった表面によって、その上に設けられている相互
接続層の信頼性に問題が生じてしまう可能性がある。
【０００８】過度な研磨を防ぐ方法の１つに、アクティ
ブ相互接続構造に近接したオープン領域にダミー充填構
造を配置して、アクティブ相互接続構造のパターン密度
の変化を防止するものがある。ダミー充填構造の配置
は、典型的には、レイアウトアルゴリズムをレイアウト
エディタまたは自動パターンジェネレータの一部として
用いて行う。
ブ相互接続構造に近接したオープン領域にダミー充填構
造を配置して、アクティブ相互接続構造のパターン密度
の変化を防止するものがある。ダミー充填構造の配置
は、典型的には、レイアウトアルゴリズムをレイアウト
エディタまたは自動パターンジェネレータの一部として
用いて行う。
【０００９】相互接続層のオープンエリアにダミー充填
構造を配置するための従来のレイアウトアルゴリズム
は、所定のセット密度に基づいて実施される。ダミー充
填構造で充填する各々のオープンエリアも同じ密度を有
することになる。言い換えれば、ダミー充填構造密度は
近接するアクティブ相互接続構造の密度とは独立の密度
である。オープンエリアはその相互接続層内の、金属を
有さない任意のエリアに画定される。充填構造密度は、
金属の占めるエリアの全エリアに対する割合として定義
される。
構造を配置するための従来のレイアウトアルゴリズム
は、所定のセット密度に基づいて実施される。ダミー充
填構造で充填する各々のオープンエリアも同じ密度を有
することになる。言い換えれば、ダミー充填構造密度は
近接するアクティブ相互接続構造の密度とは独立の密度
である。オープンエリアはその相互接続層内の、金属を
有さない任意のエリアに画定される。充填構造密度は、
金属の占めるエリアの全エリアに対する割合として定義
される。
【００１０】しかし、アクティブ相互接続構造の密度が
近接するオープンエリアに対して高い場合には、ダミー
充填構造を、関連するオープンエリア内に同じ所定のセ
ット密度で配置する必要は必ずしもない。ダミー充填構
造を不必要に配置すると、相互接続層の寄生容量を増加
させてしまう。さらに、相互接続層のオープンエリア間
には一定な全体充填密度はない。さらに、この相互接続
層の密度の変化によって、相互接続層を平坦化する際に
たわみが生じてしまう。従って、相互接続層全体にかけ
て均一な密度を得るために、ダミー充填構造の配置を決
定する相互接続層用レイアウトを形成する必要がある。
近接するオープンエリアに対して高い場合には、ダミー
充填構造を、関連するオープンエリア内に同じ所定のセ
ット密度で配置する必要は必ずしもない。ダミー充填構
造を不必要に配置すると、相互接続層の寄生容量を増加
させてしまう。さらに、相互接続層のオープンエリア間
には一定な全体充填密度はない。さらに、この相互接続
層の密度の変化によって、相互接続層を平坦化する際に
たわみが生じてしまう。従って、相互接続層全体にかけ
て均一な密度を得るために、ダミー充填構造の配置を決
定する相互接続層用レイアウトを形成する必要がある。
【００１１】本発明の目的は、半導体デバイスの製造中
に行う平坦化を容易にするために、全体にかけて均一な
密度を持った相互接続層用のレイアウトを形成する方法
を提供することである。
に行う平坦化を容易にするために、全体にかけて均一な
密度を持った相互接続層用のレイアウトを形成する方法
を提供することである。
【００１２】本発明の別の目的は、近接する相互接続構
造との寄生容量を最小限にするために、相互接続層内に
ダミー充填構造を配置することである。
造との寄生容量を最小限にするために、相互接続層内に
ダミー充填構造を配置することである。
【００１３】
【課題を解決するための手段】本発明によるこれらおよ
びその他の目的、利点、特徴は、半導体デバイスの製造
中に行う平坦化の均一化を容易にするための、半導体デ
バイスの相互接続層用レイアウトの形成方法であって、
該方法は、相互接続レイアウトの複数のレイアウト領域
の各々のアクティブ相互接続構造密度を決定する工程
と、半導体デバイスの製造中に行う平坦化の均一化を容
易にするべく、アクティブ相互接続構造およびダミー充
填構造の所望の密度を得るために、各レイアウト領域に
ダミー充填構造を追加する工程とを有する方法によって
得られる。
びその他の目的、利点、特徴は、半導体デバイスの製造
中に行う平坦化の均一化を容易にするための、半導体デ
バイスの相互接続層用レイアウトの形成方法であって、
該方法は、相互接続レイアウトの複数のレイアウト領域
の各々のアクティブ相互接続構造密度を決定する工程
と、半導体デバイスの製造中に行う平坦化の均一化を容
易にするべく、アクティブ相互接続構造およびダミー充
填構造の所望の密度を得るために、各レイアウト領域に
ダミー充填構造を追加する工程とを有する方法によって
得られる。
【００１４】本発明のひとつの重要な特徴は、各々のレ
イアウト領域が均一な密度を有することが好ましい点で
ある。アクティブ相互接続構造およびダミー充填構造の
所望の密度を得るべくダミー充填構造を追加することに
より、ダミー充填構造が不必要に追加されることがなく
なる。ダミー充填構造を不必要に追加すると、相互接続
層の寄生容量が増加してしまい好ましくない。
イアウト領域が均一な密度を有することが好ましい点で
ある。アクティブ相互接続構造およびダミー充填構造の
所望の密度を得るべくダミー充填構造を追加することに
より、ダミー充填構造が不必要に追加されることがなく
なる。ダミー充填構造を不必要に追加すると、相互接続
層の寄生容量が増加してしまい好ましくない。
【００１５】レイアウト領域の各々が均一な密度を有す
る場合、ダミー充填構造が、半導体デバイスの製造中に
行う平坦化の均一化を容易にする。本発明の別の重要な
特徴は、ダミー充填構造の配置が、近接するアクティブ
相互接続構造との静電容量に基づいて行われることが好
ましい点である。同様に、ダミー充填構造は、近接する
相互接続層内の近接するアクティブ相互接続構造との静
電容量に基づいて配置されることが好ましい。
る場合、ダミー充填構造が、半導体デバイスの製造中に
行う平坦化の均一化を容易にする。本発明の別の重要な
特徴は、ダミー充填構造の配置が、近接するアクティブ
相互接続構造との静電容量に基づいて行われることが好
ましい点である。同様に、ダミー充填構造は、近接する
相互接続層内の近接するアクティブ相互接続構造との静
電容量に基づいて配置されることが好ましい。
【００１６】本発明のさらに別の重要な特徴は、相互接
続層の上に重ねられる誘電体層の誘電体層堆積バイアス
に基づいて、最低限のダミー充填構造の横方向の長さを
画定することである。シングルステップのＨＤＰ-ＣＶ
Ｄ法の後、各々のアクティブ相互接続構造の上にある誘
電体材料の突起は負のバイアスを有する。負のバイアス
は、突起の幅が、下にあるアクティブ相互接続構造の幅
または横方向の長さよりも短い場合に生じる。ある実施
例では、ダミー重点構造の横方向の長さは、負の誘電体
層堆積バイアスの絶対値の少なくとも２倍の長さである
ことが好ましい。
続層の上に重ねられる誘電体層の誘電体層堆積バイアス
に基づいて、最低限のダミー充填構造の横方向の長さを
画定することである。シングルステップのＨＤＰ-ＣＶ
Ｄ法の後、各々のアクティブ相互接続構造の上にある誘
電体材料の突起は負のバイアスを有する。負のバイアス
は、突起の幅が、下にあるアクティブ相互接続構造の幅
または横方向の長さよりも短い場合に生じる。ある実施
例では、ダミー重点構造の横方向の長さは、負の誘電体
層堆積バイアスの絶対値の少なくとも２倍の長さである
ことが好ましい。
【００１７】本発明の別の態様は半導体デバイス製造方
法に関連し、該製造方法は、半導体基板内にアクティブ
エリアを形成する工程を有し、相互接続レイアウトの複
数のレイアウト領域の各々についてアクティブ相互接続
構造密度を決定する工程と、前記半導体デバイスの製造
中に行う平坦化の均一化を容易にするべく、アクティブ
相互接続レイアウトおよびダミー充填構造の所望の密度
を得るために、各レイアウト領域にダミー充填構造を追
加する工程とを有する相互接続層レイアウトを形成する
工程をさらに有する。前記方法はさらに、半導体基板の
上にある相互接続層を形成するためにレイアウトを使用
する工程を有することが好ましい。
法に関連し、該製造方法は、半導体基板内にアクティブ
エリアを形成する工程を有し、相互接続レイアウトの複
数のレイアウト領域の各々についてアクティブ相互接続
構造密度を決定する工程と、前記半導体デバイスの製造
中に行う平坦化の均一化を容易にするべく、アクティブ
相互接続レイアウトおよびダミー充填構造の所望の密度
を得るために、各レイアウト領域にダミー充填構造を追
加する工程とを有する相互接続層レイアウトを形成する
工程をさらに有する。前記方法はさらに、半導体基板の
上にある相互接続層を形成するためにレイアウトを使用
する工程を有することが好ましい。
【００１８】本発明のさらに別の態様は半導体デバイス
であり、該半導体デバイスは半導体基板を有し、該半導
体基板上に設けられており、複数のレイアウト領域を備
えた相互接続層を少なくとも１つ有する。これらのレイ
アウト領域の各々は、半導体デバイスの製造中に行う平
坦化の均一化を容易にするために、アクティブ相互接続
構造領域と、これに近接したダミー充填構造領域とを備
えている。
であり、該半導体デバイスは半導体基板を有し、該半導
体基板上に設けられており、複数のレイアウト領域を備
えた相互接続層を少なくとも１つ有する。これらのレイ
アウト領域の各々は、半導体デバイスの製造中に行う平
坦化の均一化を容易にするために、アクティブ相互接続
構造領域と、これに近接したダミー充填構造領域とを備
えている。
【００１９】該ダミー充填構造領域の各々は、別のダミ
ー充填構造領域に関して異なる密度を有しており、それ
により、各々のレイアウト領域についてアクティブ相互
接続構造領域とダミー充填構造領域とを合わせた密度
は、他のレイアウト領域を合わせた密度に対し実質的に
均一となることが好ましい。相互接続層は金属を有する
ことが好ましく、また、各々のレイアウト領域は均一の
密度を有することが好ましい。
ー充填構造領域に関して異なる密度を有しており、それ
により、各々のレイアウト領域についてアクティブ相互
接続構造領域とダミー充填構造領域とを合わせた密度
は、他のレイアウト領域を合わせた密度に対し実質的に
均一となることが好ましい。相互接続層は金属を有する
ことが好ましく、また、各々のレイアウト領域は均一の
密度を有することが好ましい。
【００２０】
【発明の実施の形態】以下、本発明の好ましい実施例を
示した添付の図面を参照しながら、本発明をより完全に
説明していく。しかし、本発明は多数の異なる形態にお
いて実施され得るものであり、本明細書に記載された実
施例に限定されるものと解釈するべきではない。むし
ろ、これらの実施例は、本開示を徹底かつ完全なものと
するため、また、本発明の範囲を当業者に十分に伝える
ために提示されるものである。全図面を通して、同一の
要素は同一の参照符号で示している。
示した添付の図面を参照しながら、本発明をより完全に
説明していく。しかし、本発明は多数の異なる形態にお
いて実施され得るものであり、本明細書に記載された実
施例に限定されるものと解釈するべきではない。むし
ろ、これらの実施例は、本開示を徹底かつ完全なものと
するため、また、本発明の範囲を当業者に十分に伝える
ために提示されるものである。全図面を通して、同一の
要素は同一の参照符号で示している。
【００２１】図３〜図５を参照しながら、半導体デバイ
スの製造中に行う平坦化の均一性を促進する半導体デバ
イスの相互接続層用のレイアウト形成方法について説明
する。本方法は、開始（ブロック５０）から始まり、ブ
ロック５２において、また図４に示すように、相互接続
レイアウト３０の複数のレイアウト領域６０（１）〜６
０（ｎ）の各々についてアクティブ相互接続の構造密度
を決定する。
スの製造中に行う平坦化の均一性を促進する半導体デバ
イスの相互接続層用のレイアウト形成方法について説明
する。本方法は、開始（ブロック５０）から始まり、ブ
ロック５２において、また図４に示すように、相互接続
レイアウト３０の複数のレイアウト領域６０（１）〜６
０（ｎ）の各々についてアクティブ相互接続の構造密度
を決定する。
【００２２】各レイアウト領域６０（１）〜６０（ｎ）
の大きさは同一であることが好ましく、また、例証的な
大きさとしては１００×１００μｍであってよい。さら
に、レイアウト領域６０（１）〜６０（ｎ）は近接して
いる。しかし、当業者には容易に理解されるように、こ
れ以外の大きさを採用してもよく、また、各レイアウト
領域の大きさは同一である必要はない。図示の目的のた
め、アクティブ相互接続構造７０（１）〜７０（ｎ）
を、概して各レイアウト領域６０（１）〜６０（ｎ）内
の1本斜線で埋めたエリアによって示す。当業者には容
易に理解されるように、各々の斜線エリアは、複数の金
属線またはトレースを有し、金属線またはトレースは、
半導体基板８２内のアクティブエリア同士を接続する。
の大きさは同一であることが好ましく、また、例証的な
大きさとしては１００×１００μｍであってよい。さら
に、レイアウト領域６０（１）〜６０（ｎ）は近接して
いる。しかし、当業者には容易に理解されるように、こ
れ以外の大きさを採用してもよく、また、各レイアウト
領域の大きさは同一である必要はない。図示の目的のた
め、アクティブ相互接続構造７０（１）〜７０（ｎ）
を、概して各レイアウト領域６０（１）〜６０（ｎ）内
の1本斜線で埋めたエリアによって示す。当業者には容
易に理解されるように、各々の斜線エリアは、複数の金
属線またはトレースを有し、金属線またはトレースは、
半導体基板８２内のアクティブエリア同士を接続する。
【００２３】アクティブ相互接続構造７０（１）〜７０
（ｎ）の密度は、レイアウト領域６０（１）〜６０
（ｎ）の各々についてレイアウトアルゴリズムを用いて
決定される。当業者には容易に理解できるように、この
レイアウトアルゴリズムは、相互接続層の所望のレイア
ウトを形成するべく、図３に示す工程を行うために使用
するアルゴリズムと同じであってもよい。
（ｎ）の密度は、レイアウト領域６０（１）〜６０
（ｎ）の各々についてレイアウトアルゴリズムを用いて
決定される。当業者には容易に理解できるように、この
レイアウトアルゴリズムは、相互接続層の所望のレイア
ウトを形成するべく、図３に示す工程を行うために使用
するアルゴリズムと同じであってもよい。
【００２４】本方法はさらに、ブロック５４において、
半導体デバイス８０の製造中に行う平坦化の均一化を容
易にするために、アクティブ相互接続構造およびダミー
充填構造の所望の密度を得るべく、各々のレイアウト領
域６０（１）〜６０（ｎ）にダミー充填構造７４（１）
〜７４（ｎ）を追加する工程を備えている。図示の目的
から、ダミー充填構造７４（１）〜７４（ｎ）を、概し
て各レイアウト領域６０（１）〜６０（ｎ）内の1本斜
線で埋めたエリアで示している。そのため、当業者には
容易に理解できるように、各々の斜線エリアはダミー金
属線またはトレースを備えている。本方法は、ダミー充
填構造７４（１）〜７４（ｎ）を有益に追加し、それに
より、各レイアウト領域６０（１）〜６０（ｎ）につい
て均一な密度が得られる。相互接続層３０の形成はブロ
ック５６で終了する。
半導体デバイス８０の製造中に行う平坦化の均一化を容
易にするために、アクティブ相互接続構造およびダミー
充填構造の所望の密度を得るべく、各々のレイアウト領
域６０（１）〜６０（ｎ）にダミー充填構造７４（１）
〜７４（ｎ）を追加する工程を備えている。図示の目的
から、ダミー充填構造７４（１）〜７４（ｎ）を、概し
て各レイアウト領域６０（１）〜６０（ｎ）内の1本斜
線で埋めたエリアで示している。そのため、当業者には
容易に理解できるように、各々の斜線エリアはダミー金
属線またはトレースを備えている。本方法は、ダミー充
填構造７４（１）〜７４（ｎ）を有益に追加し、それに
より、各レイアウト領域６０（１）〜６０（ｎ）につい
て均一な密度が得られる。相互接続層３０の形成はブロ
ック５６で終了する。
【００２５】例えば、レイアウト領域６０（１）内のア
クティブ相互接続構造７０（１）の密度が５０％であ
り、アクティブ相互接続構造およびダミー充填構造の所
望の目標密度もやはり５０％であるとすると、追加され
るダミー充填構造７４（１）の密度も５０％となる。し
かし、レイアウト領域６０（２）においてアクティブ相
互接続構造７０（１）の密度が５０％未満である場合に
は、追加されるダミー充填構造７４（２）の密度が５０
％よりも高くなり、そのレイアウト領域のアクティブ相
互接続構造とダミー充填構造の所望の目的密度は再び５
０％になる。相互接続層３０のレイアウト領域６０
（１）〜６０（ｎ）間の全体の密度変化を最小限に抑え
ることにより、半導体デバイス８０の製造中に行う化学
機械研磨（ＣＭＰ）による平坦化が容易になる。
クティブ相互接続構造７０（１）の密度が５０％であ
り、アクティブ相互接続構造およびダミー充填構造の所
望の目標密度もやはり５０％であるとすると、追加され
るダミー充填構造７４（１）の密度も５０％となる。し
かし、レイアウト領域６０（２）においてアクティブ相
互接続構造７０（１）の密度が５０％未満である場合に
は、追加されるダミー充填構造７４（２）の密度が５０
％よりも高くなり、そのレイアウト領域のアクティブ相
互接続構造とダミー充填構造の所望の目的密度は再び５
０％になる。相互接続層３０のレイアウト領域６０
（１）〜６０（ｎ）間の全体の密度変化を最小限に抑え
ることにより、半導体デバイス８０の製造中に行う化学
機械研磨（ＣＭＰ）による平坦化が容易になる。
【００２６】各々のレイアウト領域６０（１）〜６０
（ｎ）の密度が同一である場合には、このようにダミー
充填構造７４（１）〜７４（ｎ）によって、半導体デバ
イス製造中に行う平坦化の均一化が容易になる。しか
し、各半導体デバイスは半導体基板８２内のアクティブ
エリアの密度が著しく異なることもあり、これが、その
上にある相互接続層３０のアクティブ相互接続構造のレ
イアウトに影響を与えるので、レイアウト領域６０
（１）〜６０（ｎ）の各々について密度が同一である必
要はない。
（ｎ）の密度が同一である場合には、このようにダミー
充填構造７４（１）〜７４（ｎ）によって、半導体デバ
イス製造中に行う平坦化の均一化が容易になる。しか
し、各半導体デバイスは半導体基板８２内のアクティブ
エリアの密度が著しく異なることもあり、これが、その
上にある相互接続層３０のアクティブ相互接続構造のレ
イアウトに影響を与えるので、レイアウト領域６０
（１）〜６０（ｎ）の各々について密度が同一である必
要はない。
【００２７】それでも、各レイアウト領域６０（１）〜
６０（ｎ）間の密度は同一であることが好ましい。アク
ティブ相互接続構造およびダミー充填構造の所望の密度
を得るためにダミー充填構造７４（１）〜７４（ｎ）を
追加することにより、ダミー充填構造が不必要に追加さ
れることがない。ダミー充填構造を不必要に追加する
と、相互接続層３０の寄生容量が増加してしまい好まし
くない。
６０（ｎ）間の密度は同一であることが好ましい。アク
ティブ相互接続構造およびダミー充填構造の所望の密度
を得るためにダミー充填構造７４（１）〜７４（ｎ）を
追加することにより、ダミー充填構造が不必要に追加さ
れることがない。ダミー充填構造を不必要に追加する
と、相互接続層３０の寄生容量が増加してしまい好まし
くない。
【００２８】本発明の別の重要な特徴は、ダミー充填構
造７４（１）〜７４（ｎ）の配置が、近接するアクティ
ブ相互接続構造７０（１）〜７０（ｎ）との静電容量に
基づいて行われる点である。同様に、ダミー充填構造７
４（１）〜７４（ｎ）はまた、近接する相互接続層内の
近接するアクティブ相互接続構造との静電容量に基づい
て行われることが好ましい。言い換えれば、ダミー充填
構造は、選択的に配置されることで、その結果生じる追
加の寄生容量を最小限に抑えることができる。
造７４（１）〜７４（ｎ）の配置が、近接するアクティ
ブ相互接続構造７０（１）〜７０（ｎ）との静電容量に
基づいて行われる点である。同様に、ダミー充填構造７
４（１）〜７４（ｎ）はまた、近接する相互接続層内の
近接するアクティブ相互接続構造との静電容量に基づい
て行われることが好ましい。言い換えれば、ダミー充填
構造は、選択的に配置されることで、その結果生じる追
加の寄生容量を最小限に抑えることができる。
【００２９】当業者には公知であるように、ダミー充填
構造には接地型と浮遊型の２種類がある。接地型形態を
使用する場合には、全てのダミー充填構造を周知の位
置、例えば地面に置く。これにより、ダミー充填構造が
配置された後に、レイアウトアルゴリズムが静電容量を
計算することができる。浮遊型形態では、低密度エリア
にダミー充填構造が追加される。しかし、浮遊型のダミ
ー充填構造は追加の結合通路として機能し、相互接続層
３０の総寄生容量に影響を及ぼす。浮遊型形態から静電
容量を求めることは、地面への通路がないために計算が
難しい。
構造には接地型と浮遊型の２種類がある。接地型形態を
使用する場合には、全てのダミー充填構造を周知の位
置、例えば地面に置く。これにより、ダミー充填構造が
配置された後に、レイアウトアルゴリズムが静電容量を
計算することができる。浮遊型形態では、低密度エリア
にダミー充填構造が追加される。しかし、浮遊型のダミ
ー充填構造は追加の結合通路として機能し、相互接続層
３０の総寄生容量に影響を及ぼす。浮遊型形態から静電
容量を求めることは、地面への通路がないために計算が
難しい。
【００３０】相互接続層３０用のレイアウト形成に本発
明で使用しているレイアウトアルゴリズムは、ダミー充
填構造を追加した結果の総寄生容量を最低限に抑えるた
めに、ダミー充填構造７４（１）〜７４（ｎ）の配置場
所を決定するものである。このアルゴリズムは浮遊型の
ダミー充填構造７４（１）〜７４（ｎ）に制限を加え、
それによりアクティブ相互接続構造７０（１）〜７０
（ｎ）からの特定の範囲内であれば、これらの構造が地
面と接続するようにする。
明で使用しているレイアウトアルゴリズムは、ダミー充
填構造を追加した結果の総寄生容量を最低限に抑えるた
めに、ダミー充填構造７４（１）〜７４（ｎ）の配置場
所を決定するものである。このアルゴリズムは浮遊型の
ダミー充填構造７４（１）〜７４（ｎ）に制限を加え、
それによりアクティブ相互接続構造７０（１）〜７０
（ｎ）からの特定の範囲内であれば、これらの構造が地
面と接続するようにする。
【００３１】この範囲は、アルゴリズムで特定された、
任意のアクティブ相互接続構造領域７０（１）〜７０
（ｎ）とダミー充填構造領域の間で許容される最短距離
であるバッファ長であってもよい。この場合、アクティ
ブ相互接続構造を直接包囲しているダミー充填構造７４
（１）〜７４（ｎ）が全て接地される。一般に、この範
囲は、利用可能な設計資源と、ダミー充填構造の結合効
果のために導入された静電容量の添加コンポーネントと
の間で、最良のトレードオフが得られるよう最適化する
ことができる。
任意のアクティブ相互接続構造領域７０（１）〜７０
（ｎ）とダミー充填構造領域の間で許容される最短距離
であるバッファ長であってもよい。この場合、アクティ
ブ相互接続構造を直接包囲しているダミー充填構造７４
（１）〜７４（ｎ）が全て接地される。一般に、この範
囲は、利用可能な設計資源と、ダミー充填構造の結合効
果のために導入された静電容量の添加コンポーネントと
の間で、最良のトレードオフが得られるよう最適化する
ことができる。
【００３２】本発明の方法のさらに別の重要な特徴は、
図１、図２に示すように、相互接続層３０の上に堆積さ
れる誘電体材料３４または３５の誘電体層堆積バイアス
に基づいて、最低限のダミー充填構造の横方向の長さ９
０を画定することである。誘電体材料は二酸化珪素であ
る。図１に示すシングルステップのＨＤＰ-ＣＶＤ法
後、各々のアクティブ相互接続構造の上にある誘電体材
料の突起３２は負のバイアスを有する。負のバイアス
は、突起３２の幅が、下にあるアクティブ相互接続構造
２０〜２６の幅または横方向の長さ９０よりも短い場合
に生じる。
図１、図２に示すように、相互接続層３０の上に堆積さ
れる誘電体材料３４または３５の誘電体層堆積バイアス
に基づいて、最低限のダミー充填構造の横方向の長さ９
０を画定することである。誘電体材料は二酸化珪素であ
る。図１に示すシングルステップのＨＤＰ-ＣＶＤ法
後、各々のアクティブ相互接続構造の上にある誘電体材
料の突起３２は負のバイアスを有する。負のバイアス
は、突起３２の幅が、下にあるアクティブ相互接続構造
２０〜２６の幅または横方向の長さ９０よりも短い場合
に生じる。
【００３３】図１を参照すると、ダミー充填構造は、相
互接続層３０の平坦化を容易にするべく誘電体材料３４
の上面に別の突起３２を生じるために、アクティブ相互
接続構造２４と２６の間で必要である。突起３２は、平
坦化過程中のくぼみを防止するように、誘電体材料３４
内に配置されることが理想的である。
互接続層３０の平坦化を容易にするべく誘電体材料３４
の上面に別の突起３２を生じるために、アクティブ相互
接続構造２４と２６の間で必要である。突起３２は、平
坦化過程中のくぼみを防止するように、誘電体材料３４
内に配置されることが理想的である。
【００３４】負の誘電体層バイアスについては、追加さ
れるダミー充填構造の横方向の長さ９０は、いずれも、
所望の突起を生じるために最小限の長さでなければなら
ない。例えば、負のバイアスが−１.５ミクロンである
場合、ダミー充填構造の横方向の長さは少なくとも負の
誘電体層堆積バイアスの絶対値の２倍である必要があ
る。言い換えれば、横方向の長さは、誘電体材料の上面
において−１.５の負のバイアスを生じるには、少なく
とも３ミクロン必要であるということである。
れるダミー充填構造の横方向の長さ９０は、いずれも、
所望の突起を生じるために最小限の長さでなければなら
ない。例えば、負のバイアスが−１.５ミクロンである
場合、ダミー充填構造の横方向の長さは少なくとも負の
誘電体層堆積バイアスの絶対値の２倍である必要があ
る。言い換えれば、横方向の長さは、誘電体材料の上面
において−１.５の負のバイアスを生じるには、少なく
とも３ミクロン必要であるということである。
【００３５】正の誘電体層堆積バイアスについては、図
２に示すように、誘電体材料３５の上面において突起４
２を生じるための、ダミー充填構造の最小限の横方向の
長さを設定する必要はない。これは、正のバイアスが、
各々のダミー充填構造の横方向の長さよりも常に大きい
ためである。
２に示すように、誘電体材料３５の上面において突起４
２を生じるための、ダミー充填構造の最小限の横方向の
長さを設定する必要はない。これは、正のバイアスが、
各々のダミー充填構造の横方向の長さよりも常に大きい
ためである。
【００３６】本発明の別の態様は、半導体基板８２と、
この半導体基板の上に設けられている少なくとも１つの
相互接続層３０とを具備した半導体デバイスに関する。
相互接続層３０は半導体基板８２と、この半導体基板の
上に設けられている、複数のレイアウト領域６０（１）
〜６０（ｎ）を備えた相互接続層を少なくとも１つ含
む。
この半導体基板の上に設けられている少なくとも１つの
相互接続層３０とを具備した半導体デバイスに関する。
相互接続層３０は半導体基板８２と、この半導体基板の
上に設けられている、複数のレイアウト領域６０（１）
〜６０（ｎ）を備えた相互接続層を少なくとも１つ含
む。
【００３７】各レイアウト領域６０（１）〜６０（ｎ）
は、半導体デバイスの製造中に行う平坦化の均一性を促
進するために、アクティブ相互接続層構造領域７０
（１）〜７０（ｎ）と、これに近接したダミー充填構造
領域７４（１）〜７４（ｎ）とを備えている。ダミー充
填構造領域７４（１）〜７４（ｎ）は別のダミー充填構
造領域に関し密度がそれぞれ異なり、それによって、各
々のレイアウト領域６０（１）〜６０（ｎ）についてア
クティブ相互接続構造領域７０（１）〜７０（ｎ）とダ
ミー充填構造領域とを合わせた密度は、別のレイアウト
領域を合わせた密度に対して実質的に均一となる。相互
接続層３０は金属を含み、各々のレイアウト領域６０
（１）〜６０（ｎ）は均一な密度を有する。
は、半導体デバイスの製造中に行う平坦化の均一性を促
進するために、アクティブ相互接続層構造領域７０
（１）〜７０（ｎ）と、これに近接したダミー充填構造
領域７４（１）〜７４（ｎ）とを備えている。ダミー充
填構造領域７４（１）〜７４（ｎ）は別のダミー充填構
造領域に関し密度がそれぞれ異なり、それによって、各
々のレイアウト領域６０（１）〜６０（ｎ）についてア
クティブ相互接続構造領域７０（１）〜７０（ｎ）とダ
ミー充填構造領域とを合わせた密度は、別のレイアウト
領域を合わせた密度に対して実質的に均一となる。相互
接続層３０は金属を含み、各々のレイアウト領域６０
（１）〜６０（ｎ）は均一な密度を有する。
【００３８】上記の説明と関連する図面による教示を得
た当業者には、本発明の多くの変更やその他の実施例が
考えられるであろう。従って、本発明は開示された特定
の実施例に限定されるものではなく、また、変更および
実施例は添付の請求の範囲内に含まれるものであること
が理解されるべきである。
た当業者には、本発明の多くの変更やその他の実施例が
考えられるであろう。従って、本発明は開示された特定
の実施例に限定されるものではなく、また、変更および
実施例は添付の請求の範囲内に含まれるものであること
が理解されるべきである。
【００３９】
【発明の効果】本発明によれば、半導体デバイスの製造
中に行う平坦化が容易になり、また、近接する相互接続
構造との寄生容量が最小限にされる。
中に行う平坦化が容易になり、また、近接する相互接続
構造との寄生容量が最小限にされる。
【図１】従来技術による平坦化を行う前に、シングルス
テップ堆積法によって生成された相互接続層の負のバイ
アスを示す半導体デバイスの部分断面図である。
テップ堆積法によって生成された相互接続層の負のバイ
アスを示す半導体デバイスの部分断面図である。
【図２】従来技術による平坦化を行う前に、ツーステッ
プ堆積法によって生成された相互接続層の正のバイアス
を示す半導体デバイスの部分断面図である。
プ堆積法によって生成された相互接続層の正のバイアス
を示す半導体デバイスの部分断面図である。
【図３】本発明による相互接続層用レイアウトの形成方
法を示すフローチャートである。
法を示すフローチャートである。
【図４】本発明に従ってレイアウト領域に分割された相
互接続層の部分上部平面図である。
互接続層の部分上部平面図である。
【図５】図４に示した相互接続層を備える半導体デバイ
スの部分断面図である。
スの部分断面図である。
１０、１２、１４ トレンチ ２０〜２６ アクティブ相互接続構造 ３０ 相互接続層 ３２ 突起 ３４、３５ 誘電体材料 ４２ 突起 ５０ ブロック５０ ５２ ブロック５２ ５４ ブロック５４ ５６ ブロック５６ ６０（１）〜６０（ｎ） レイアウト領域 ７０（１）〜７０（ｎ） アクティブ相互接続構造 ７４（１）〜７４（ｎ） ダミー充填構造 ８０ 半導体デバイス ８２ 半導体基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スダンシュ ミスラ アメリカ合衆国 32837 フロリダ，オー ランド，ブライトモア サークル 5124 (72)発明者 デニス オクム オウマ アメリカ合衆国 08873 ニュージャーシ ィ，サマーセット，ジョン エフ．ケネデ ィ ブウルヴァード １，アパートメント 25ジー (72)発明者 ヴィヴェック サクシーナ アメリカ合衆国 32822 フロリダ，オー ランド，ベント−パイン ドライヴ 5729，アパートメント 306 (72)発明者 ジョン ミッチェル シャープ アメリカ合衆国 18104 ペンシルヴァニ ア，アレンタウン，ノース トゥエンティ エス ストリート 523
Claims (25)
- 【請求項１】 半導体デバイスの製造中に行う平坦化の
均一性を促進するための、前記半導体デバイスの相互接
続層用レイアウトの形成方法であって、 前記相互接続レイアウトの複数のレイアウト領域の各々
のアクティブ相互接続構造密度を決定する工程と、 前記半導体デバイスの製造中に行う平坦化の均一化を容
易にするべく、アクティブ相互接続構造およびダミー充
填構造の所望の密度を得るために、各レイアウト領域に
ダミー充填構造を追加する工程とを有する方法。 - 【請求項２】 近接するアクティブ相互接続構造との静
電容量に基づいて、前記ダミー充填構造を配置すること
をさらに有する、請求項１記載の方法。 - 【請求項３】 近接する相互接続層内の近接するアクテ
ィブ相互接続構造との静電容量に基づいて、前記ダミー
充填構造を配置することをさらに有する、請求項１記載
の方法。 - 【請求項４】 前記ダミー充填構造を追加する工程は、
前記相互接続層の上に重ねられる誘電体層の誘電体層堆
積バイアスに基づいて、最小限のダミー充填構造の横方
向の長さを画定する、請求項１記載の方法。 - 【請求項５】 前記横方向の長さは、負の誘電体層堆積
バイアスの絶対値よりも少なくとも２倍長い、請求項４
記載の方法。 - 【請求項６】 前記相互接続層は金属を有する、請求項
１記載の方法。 - 【請求項７】 各レイアウト領域の密度は均一である、
請求項１記載の方法。 - 【請求項８】 前記レイアウト領域は近接している、請
求項１記載の方法。 - 【請求項９】 前記レイアウト領域の全ては同じ大きさ
である、請求項１記載の方法。 - 【請求項１０】 半導体デバイスの製造方法であって、 半導体基板内にアクティブ領域を形成する工程を有し、 相互接続 レイアウトの複数のレイアウト領域の各々に
ついてアクティブ相互接続構造密度を決定する工程と、 前記半導体デバイスの製造中に行う平坦化の均一性を促
進するべく、前記アクティブ相互接続レイアウトおよび
ダミー充填構造の所望の密度を得るために、各レイアウ
ト領域にダミー充填構造を追加する工程とを有する、 相互接続層レイアウトを形成する工程をさらに有し、 前記半導体基板の上にある前記相互接続層を形成するた
めに前記レイアウトを使用する工程をさらに有する方
法。 - 【請求項１１】 前記相互接続層を平坦化することをさ
らに有する、請求項１０記載の方法。 - 【請求項１２】 前記平坦化の工程は、化学機械研磨を
用いて実施される、請求項１１記載の方法。 - 【請求項１３】 近接するアクティブ相互接続構造との
静電容量に基づいて、前記ダミー充填構造を配置するこ
とをさらに有する、請求項１０記載の方法。 - 【請求項１４】 近接する相互接続層内の近接するアク
ティブ相互接続構造との静電容量に基づいて、前記ダミ
ー充填構造を配置することをさらに有する、請求項１０
記載の方法。 - 【請求項１５】 前記ダミー充填構造を追加する工程
は、前記相互接続層の上に重ねる誘電体層のための誘電
体層堆積バイアスに基づいて、最小限のダミー充填構造
の横方向の長さを画定することを有する、請求項１０記
載の方法。 - 【請求項１６】 前記横方向の長さは、負の誘電体層堆
積バイアスの絶対値よりも少なくとも２倍長い、請求項
１５記載の方法。 - 【請求項１７】 前記相互接続層は金属を有する、請求
項１０記載の方法。 - 【請求項１８】 前記レイアウト領域の各々は均一な密
度を有する、請求項１０記載の方法。 - 【請求項１９】 前記レイアウト領域は近接している、
請求項１０記載の方法。 - 【請求項２０】 前記レイアウト領域の全ては同じ大き
さである、請求項１０記載の方法。 - 【請求項２１】 半導体デバイスであって、 半導体基板を有し、 該半導体基板上に設けられており、複数のレイアウト領
域を備えた相互接続層を少なくとも１つ有し、該レイア
ウト領域の各々は、前記半導体デバイスの製造中に行う
平坦化の均一性を促進するために、アクティブ相互接続
構造領域と、これに近接したダミー充填構造領域とを有
しており、 該ダミー充填構造領域の各々は、別のダミー充填構造領
域に関して異なる密度を有しており、それにより、各々
のレイアウト領域について前記アクティブ相互接続構造
領域と前記ダミー充填構造領域とを合わせた密度は、他
のレイアウト領域を合わせた密度に対し実質的に均一と
なる半導体デバイス。 - 【請求項２２】 前記相互接続層が金属を有する、請求
項２１に記載の半導体デバイス。 - 【請求項２３】 前記レイアウト領域の各々は均一な密
度を有する、請求項２１に記載の半導体デバイス。 - 【請求項２４】 前記レイアウト領域は近接している、
請求項２１に記載の半導体デバイス。 - 【請求項２５】 前記レイアウト領域の全ては同じ大き
さである、請求項２１に記載の半導体デバイス。
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