KR100485158B1 - 반도체 소자의 트렌치 및 트렌치 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제품 성능을 향상시킬 수 있도록 하는 절연특성을 가지는 반도체 소자의 트렌치 및 트렌치 제조방법을 제공하는 것으로, 그 중에서 트렌치는 실리콘 웨이퍼의 위에 트렌치의 폭에 해당하는 폭으로 형성된 제1산화막; 상기 제1산화막의 위에 제1산화막의 폭보다 작은 폭으로 형성되는 스페이서; 상기 제1산화막의 양측에 해당하는 상기 실리콘 웨이퍼의 위에 형성되는 에피택셜 실리콘층; 및 상기 스페이서와 에피택셜 실리콘층 사이에 산화물을 충진하여 에어갭이 형성되는 서브 트렌치를 포함한다.

Description

반도체 소자의 트렌치 및 트렌치 제조방법{METHOD OF MANUFACTURING TRENCH AND TRENCH IN SEMICONDUCTOR}

본 발명은 반도체 소자에 관한 것으로서, 좀 더 상세하게는 반도체 소자가 낮은 캐패시턴스를 갖도록 하는 반도체 소자의 트렌치 및 트렌치 제조방법에 관한 것이다.

최근들어 반도체 소자는 더욱더 집적도를 높이기 위한 방식으로 다층으로 된 구조의 각 층에 금속 배선을 형성하거나, 동일 층상에서 금속 배선과 금속 배선 사이의 간격을 좁게 하는 방식의 구조를 채택하고 있다.

그러나 이렇게 금속 배선 사이의 간격이 좁아지면서 동일 층상에서 서로 인접한 금속 배선 사이 또는 상하로 인접한 각 금속 배선층 사이에 존재하는 기생 저항 및 기생 캐패시턴스가 가장 중요한 문제로 대두되고 있다.

초고집적 반도체 소자의 경우에는 다층 금속 배선 구조에 존재하는 기생 저항 및 기생 캐패시턴스 성분들은 RC(Resistance Capacitance)에 의해 유도되는 지연(delay)에 의하여 소자의 전기적 특성을 열화시키고, 더 나아가 반도체 소자의 전력 소모량을 증가시키고 신호 누설량 또한 증가시킨다.

따라서, 초고집적 반도체 소자에 있어서 RC 값이 작은 다층 금속 배선 기술을 개발하는 것이 매우 중요한 문제이다. RC가 작은 고성능의 다층 금속 배선 구조를 형성하기 위해서는 비저항이 낮은 금속을 사용하여 배선층을 형성하거나, 유전율이 낮은 절연막을 사용할 필요가 있다.

그러나 캐패시턴스를 줄이기 위한 낮은 유전상수(K)를 갖는 물질, 예를 들면 기존의 TEOS 계열의 산화에서 SiC 계열의 낮은 유전상수 물질에 대한 연구가 진행되고는 있으나 종래 STI에 사용되는 산화물의 유전률은 3을 나타내어 실제 공정 상에 많은 어려움이 있다.

따라서 기존에 공인된 물질을 사용하면서도 낮은 유전상수 물질을 사용하는 것과 같은 특성을 나타낼 수 있는 에어갭에 대한 연구가 진행되고 있다. 그 이유는 공기의 유전율이 1 이어서 그 값이 매우 작기 때문이다. 이러한 에어갭을 사용하면 초고집적 반도체 소자에 있어서 다층 컨택구조에서 발생하는 기생 캐패시턴스를 확실히 줄일 수 있게 된다.

그러나 종래 트렌치 공정을 살펴보면, Si기판 위에 패턴을 형성하여 식각 후 격리 영역을 만들고 그 위에 산화물을 매입하여 절연층을 만들어 STI를 형성한다.

일반적으로 STI의 임계치수 크기가 0.2㎛ 내외 정도면 트렌치를 채우는데 한계를 나타내어 보이드(void)가 형성된다.

이러한 보이드는 평탄화 작업 후에 개구부로 남게 되어 이후에 형성되는 금속패턴 등이 개구부로 채워지게 되고, 누설전류를 발생하게 되어 반도체 소자의 제품 성능을 저하시키는 원인이 된다.

본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 반도체 소자의 제품 성능을 향상시킬 수 있도록 하는 절연특성을 가지는 반도체 소자의 트렌치 및 트렌치 제조방법을 제공하는 데 있다.

상술한 목적을 달성하기 위한 본 발명의 트렌치는,

실리콘 웨이퍼의 위에 트렌치의 폭에 해당하는 폭으로 형성된 제1산화막; 상기 제1산화막의 위에 제1산화막의 폭보다 작은 폭으로 형성되는 스페이서; 상기 제1산화막의 양측에 해당하는 상기 실리콘 웨이퍼의 위에 형성되는 에피택셜 실리콘층; 및 상기 스페이서와 에피택셜 실리콘층 사이에 산화물을 충진하여 에어갭이 형성되는 서브 트렌치를 포함한다.

그리고 본 발명의 트렌치 제조방법은,

실리콘 웨이퍼의 위에 제1산화막을 형성한 후, 포토레지스트 공정을 이용하여 구현하고 싶은 트렌치의 폭 사이즈만큼 제1산화막을 형성하는 산화막 형성단계; 상기 제1산화막과 실리콘 웨이퍼의 위에 트렌치 깊이에 해당하는 두께 정도로 질화물을 증착한 후 패터닝하고, 식각을 실시하여 질화막을 형성하는 질화막 형성단계; 상기 질화막이 형성된 그 위에 산화물을 증착하여 제2산화막을 형성한 후, 상기 질화막이 노출될 때가지 제2산화막의 상층부를 식각하여 상기 제1산화막의 위에 스페이서를 형성하는 스페이서 형성단계; 상기 제1산화막을 제외한 실리콘 웨이퍼의 노출된 부분에 에피택셜 실리콘층을 성장하여 서브 트렌치를 형성하는 에피택셜 실리콘층 형성단계; 상기 에피택셜 실리콘층 형성단계 이후에 실리콘 웨이퍼 표면 전체에 산화물을 증착하여 상기 서브 트렌치에 에어갭이 형성되도록 하는 트렌치 매립단계; 및 상기 트렌치 매립단계에서 증착된 산화물을 연마하여 상기 에피택셜 실리콘층이 노출되는 연마단계를 포함한다.

이하 본 발명에 따른 바람직한 일 실시예를 첨부된 도면에 의거하여 상세히 설명한다.

도 1은 본 발명에 따른 트렌치를 도시한 단면도이고, 도 2는 본 발명에 따른 다른 실시예인 트렌치를 도시한 단면도이고, 도 3은 본 발명에 따른 또 다른 실시예인 트렌치를 도시한 단면도이다.

본 발명의 트렌치가 형성된 반도체 소자는 도 1에 도시한 바와 같이, 실리콘 웨이퍼(1) 위에 제1산화막(3)이 형성되어지되, 원하는 트렌치의 폭(t)에 대응되는 폭으로 제1산화막(3)이 형성되고, 그 제1산화막(3)의 위에 스페이서(5)가 형성된다. 따라서 제1산화막(3)의 폭은 0.2㎛ 정도로 형성되고, 그 위에 형성된 스페이서(5)는 0.1㎛ 정도의 폭으로 형성된다.

그리고 제1산화막(3)의 양측에는 실리콘 웨이퍼(1)를 에피 성장법에 의해 성장시켜 에피택셜 실리콘층(7)을 형성한다. 이때 에피택셜 실리콘층(7)의 높이는 제1산화막(3) 위에 형성된 스페이서(5)의 높이 정도로 성장시키는 것이 바람직하다.

이에 따라 스페이서(5)와 에피택셜 실리콘층(7)의 사이에는 서브 트렌치가 형성되며, 그 폭은 0.05㎛ 정도로 형성된다.

이때 서브 트렌치가 형성되는 구조의 다른 실시예로서 도 2 및 도 3에 도시한 바와 같이, 제1산화막(3)의 일측 또는 타측으로 치우쳐서 스페이서(5)가 형성되도록 함으로써 에피택셜 실리콘층(7)이 형성된 이후 서브 트렌치가 스페이서(5)의 일측 또는 양측에 형성된다.

에피택셜 실리콘층(7)이 형성된 그 위에는 라이너 산화막(9)이 형성된다.

라이너 산화막(9)의 위에는 상압 화학기상증착법을 이용하여 산화물을 증착함으로써 서브 트렌치에 산화물이 충진되고, 결국엔 서브 트렌치에 에어갭(11)이 형성된다.

이와 같이 구성된 본 발명에 따른 트렌치는 다음과 같은 제조방법에 의해 제조되며, 도 4 내지 도 11를 참조하여 상세히 설명하면 다음과 같다.

먼저, 도 4에 도시한 바와 같이, 산화막 형성단계는 실리콘 웨이퍼(1) 위에 제1산화막(3)을 150Å 내지 200Å 정도의 두께로 형성하는 단계로서, 제1산화막(3)이 형성된 그 위에 포토레지스트를 패터닝한 후 식각하여 형성하고 포토레지스트를 제거하여 구현하고 싶은 트렌치의 폭 사이즈만큼 제1산화막(3)을 형성한다.

그리고 질화막 형성단계는 질화물을 트렌치 깊이에 해당하는 두께 정도로 증착을 진행한 후 패터닝하고, 식각을 실시하여 도 5에 도시한 바와 같이 질화막(13)을 형성하는 데, 저압 화학기상증착법을 이용하여 질화막(13)을 증착하게 된다.

이때 패턴되는 질화막(13)의 두께에 따라 후술하는 단계에서 형성되는 산화물 기둥인 스페이서(5)의 높이를 조절할 수 있게 되므로, 그에 맞게 질화막(13)의 증착 두께를 조절하게 된다.

질화막(13)이 증착된 이후에 스페이서 형성단계는, 질화막(13)이 증착된 그 위에 산화물을 증착하여, 도 6에 도시한 바와 같이 질화막(13)과 제1산화막(3)의 위에 동시에 걸쳐서 형성되는 제2산화막(15)을 형성한다.

형성된 제2산화막(15)의 두께는 상기 산화막 형성단계에서 형성된 제1산화막(3)의 두께보다 얇게 형성하여 제2산화막(15)의 일부와 질화막(13)의 제거후 남게 될 산화물 스페이서(5)의 폭이 제1산화막(3)의 폭보다 좁게 형성되도록 한다.

그리고 나서, 질화막(13)이 노출될 때까지 제2산화막(15)의 상층부를 식각하게 되면, 도 7에 도시한 바와 같이 질화막(13)의 측벽에 증착된 제2산화막(15)은 기둥형태의 스페이서(5)로 남게 된다.

이어서 질화막(13)을 습식식각을 통해 제거하게 되면, 도 8에 도시한 바와 같이제1산화막(3) 위에는 제1산화막(3)의 폭보다 작은 폭을 가진 산화물 스페이서(5)가 남게 된다.

에피택셜 실리콘층 성장단계는 도 9에 도시한 바와 같이, 제1산화막(3)을 제외한 실리콘 웨이퍼(1)의 노출된 부분을 에피 성장법을 이용하여 에피택셜 실리콘층(7)을 형성한다. 이때 에피택셜 실리콘층(7)의 두께는 투입되는 산화물의 양과 투입시간을 조절하여 상기 스페이서(5)의 높이정도로 형성하는 것이 바람직하다.

이렇게 에피택셜 실리콘층(7)을 형성하게 되면, 스페이서(5)의 양측면과 에피택셜 실리콘층(7)의 측벽 사이에 서브 트렌치가 형성된다. 이때 서브 트렌치는 스페이서(5)의 일측에만 형성될 수도 있다.

서브 트렌치가 형성된 후에는 산화물을 증착하여 제1산화막(3)의 일부, 스페이서(5)의 표면 및 에피택셜 실리콘층(7)의 표면 전체에 라이너 산화막(9)이 형성되도록 한다.

그리고 나서, 트렌치 매립단계를 진행하게 되는 데, 도 10에 도시한 바와 같이, 상압 화학기상증착을 통해 실리콘 웨이퍼 전체에 산화물(17)을 증착하게 되면 트렌치에는 산화물(17)이 충진되고, 서브 트렌치와 에피택셜 성장층(7)의 표면 전체에 산화물(17)이 적층된다.

이때 서브 트렌치의 폭이 0.1㎛이하이면 에어갭이 형성될 수 있는 데 0.05㎛로 좁으므로 스페이서(5)의 양측면과 에피택셜 실리콘층(7)의 측벽 사이에 에어갭(11)이 형성된다.

마지막으로 연마단계에서는 에피택셜 실리콘층(7)의 위에 적층된 산화물(17)을 CMP를 이용하여 제거함으로써 에피택셜 실리콘층(7)이 노출되도록 한다.

이상에서 살펴본 바와 같이 본 발명에 의하면, 트렌치의 내부에 스페이서와 함께 유전률이 1에 가까운 에어갭이 형성됨으로써 반도체 소자의 절연특성이 향상된다.

또한 트렌치의 내부에 스페이서가 에피택셜 실리콘층의 높이로 형성됨으로써 디싱현상이 발생되지 않는다.

도 1은 본 발명에 따른 트렌치를 도시한 단면도이고,

도 2는 본 발명에 따른 다른 실시예인 트렌치를 도시한 단면도이고,

도 3은 본 발명에 따른 또 다른 실시예인 트렌치를 도시한 단면도이다.

도 4 내지 도 11은 본 발명에 따른 트렌치를 제조하는 과정을 도시한 단면도이다.

Claims (12)

1. 실리콘 웨이퍼의 위에 트렌치의 폭에 해당하는 폭으로 형성된 제1산화막;

   상기 제1산화막의 위에 제1산화막의 폭보다 작은 폭으로 형성되는 스페이서;

   상기 제1산화막의 양측에 해당하는 상기 실리콘 웨이퍼의 위에 형성되는 에피택셜 실리콘층; 및

   상기 스페이서와 에피택셜 실리콘층 사이에 산화물을 충진하여 에어갭이 형성되는 서브 트렌치

   를 포함하는 반도체 소자의 트렌치.
2. 제 1 항에 있어서, 상기 에피택셜 실리콘층의 높이는 상기 스페이서의 높이로 형성되는 반도체 소자의 트렌치.
3. 제 1 항에 있어서, 상기 서브 트렌치는 상기 스페이서의 한쪽 또는 양쪽 모두에 형성되는 반도체 소자의 트렌치.
4. 실리콘 웨이퍼의 위에 제1산화막을 형성한 후, 포토레지스트 공정을 이용하여 구현하고 싶은 트렌치의 폭 사이즈만큼 제1산화막을 형성하는 산화막 형성단계;

   상기 제1산화막과 실리콘 웨이퍼의 위에 트렌치 깊이에 해당하는 두께 정도로 질화물을 증착한 후 패터닝하고, 식각을 실시하여 질화막을 형성하는 질화막 형성단계;

   상기 질화막이 형성된 그 위에 산화물을 증착하여 제2산화막을 형성한 후, 상기 질화막이 노출될 때가지 제2산화막의 상층부를 식각하여 상기 제1산화막의 위에 스페이서를 형성하는 스페이서 형성단계;

   상기 질화막을 제거하는 질화막 제거단계;

   상기 제1산화막을 제외한 실리콘 웨이퍼의 노출된 부분에 에피택셜 실리콘층을 성장하여 서브 트렌치를 형성하는 에피택셜 실리콘층 형성단계;

   상기 에피택셜 실리콘층 형성단계 이후에 실리콘 웨이퍼 표면 전체에 산화물을 증착하여 상기 서브 트렌치에 에어갭이 형성되도록 하는 트렌치 매립단계; 및

   상기 트렌치 매립단계에서 증착된 산화물을 연마하여 상기 에피택셜 실리콘층이 노출되는 연마단계

   를 포함하는 반도체 소자의 트렌치 제조방법.
5. 제 4 항에 있어서, 상기 산화막 형성단계에서 상기 실리콘 웨이퍼 위에 형성되는 제1산화막이 150Å 내지 200Å 의 두께로 형성되는 반도체 소자의 트렌치 제조방법.
6. 제 4 항에 있어서, 상기 질화막 형성단계에서 질화막은 저압 화학기상증착법을 이용하는 증착하는 반도체 소자의 트렌치 제조방법.
7. 제 4 항에 있어서, 상기 스페이서 형성단계에서, 상기 제2산화막은 상기 질화막과 제1산화막의 위에 동시에 걸쳐서 형성되는 반도체 소자의 트렌치 제조방법.
8. 제 7 항에 있어서, 상기 제2산화막의 두께는 상기 산화막 형성단계에서 형성된 제1산화막의 두께보다 얇게 형성하는 반도체 소자의 트렌치 제조방법.
9. 제 4 항에 있어서, 상기 에피택셜 실리콘층의 높이는 상기 스페이서의 높이와 동일하게 형성되는 반도체 소자의 트렌치 제조방법.
10. 제 4 항 또는 제 9 항에 있어서, 상기 서브 트렌치는 상기 스페이서를 기준으로 상기 스페이서의 일측 또는 양측에 형성되는 반도체 소자의 트렌치 제조방법.
11. 제 4 항에 있어서, 상기 에피택셜 실리콘층 형성단계 이후에 산화물을 증착하여 제1산화막의 일부, 스페이서의 표면 및 에피택셜 실리콘층의 표면 전체에 라이너 산화막이 형성되도록 하는 반도체 소자의 트렌치 제조방법.
12. 제 4 항에 있어서, 상기 트렌치 매립단계에서의 산화물은 상압 화학기상증착법을 이용하는 증착하는 반도체 소자의 트렌치 제조방법.