JP4182199B2 - 半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置 - Google Patents
半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置に関し、特にダミーパターンによる容量変動を考慮する半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置に関する。
【０００２】
【従来の技術】
現在、半導体装置では、配線パターン密度の偏りによる、チップ表面上の平坦のばらつきや、配線パターンの太さのばらつきを抑えるため、配線パターン間にダミーパターンを挿入することが必須技術となっている。そこで、ダミーパターンを挿入した半導体装置を設計するための設計ツールがある。
【０００３】
例えば、アルミニウム配線では、配線形成のためのエッチング時に配線パターンの側壁に側壁保護膜を形成するが、配線パターン密度に偏りがあると、厚さの異なった側壁保護膜が形成される。このため、配線パターン間に、ダミーパターンを挿入するよう設計ツールで設計し、配線パターン密度の一様化を図る。
【０００４】
銅配線では、配線パターン密度に偏りがあると、ＣＭＰ（Chemical Mechanical Polishing）研磨時に、配線パターンの中央が窪む（ディッシング）現象が生じる。このため、配線パターンに、ダミーパターンを挿入するよう設計ツールで設計し、配線パターン密度の一様化を図る。
【０００５】
一方、電位差を持たない（フローティング状態）ダミーパターンを、配線パターン間に挿入すると、配線パターン間の物理距離は、ダミーパターンの幅分小さくなる。このため、配線パターン間の容量値が変動してしまう。
【０００６】
図１０は、従来の設計ツールの処理の流れを示す。設計ツールは、コンピュータにインストールされ以下の処理を行う。
［ステップＳ２１］配線層毎における配線パターンの配線構造に関する、配線幅、配線間隔、配線高さ、及び誘電率などのプロセス情報を受け付ける。
【０００７】
［ステップＳ２２］プロセス情報に基づいた配線パターンの、配線間隔毎における容量値を算出し、この内容を記述したＲＣルールファイルを生成する。ＲＣルールファイルは、ＲＣルールＤＢ（データベース）に記憶される。
【０００８】
［ステップＳ２３］レイアウトＤＢに記憶されている、設計、製造しようとする半導体装置のレイアウトデータの、配線パターン間に生じる容量値を、ＲＣルールファイルを参照して算出する。
【０００９】
［ステップＳ２４］算出された容量値に基づいて、レイアウトデータの、配線パターンの信号の動作解析を行う。
［ステップＳ２５］信号が所望の動作をするか否かの判断を行う。所望の動作をしなかった場合、ステップＳ２６へ、所望の動作をした場合、ステップＳ２８へ進む。
【００１０】
［ステップＳ２６］信号が所望の動作をするように、レイアウトデータの配線パターンを修正する。配線パターンが修正されたレイアウトデータは、レイアウトＤＢに記憶される。
【００１１】
［ステップＳ２７］修正されたレイアウトデータが、加工寸法などの設計デザインルールを満たしているかを検証する。
［ステップＳ２８］レイアウトデータの配線パターン間に、ダミールールＤＢに記憶されているダミーパターンを挿入する。
【００１２】
［ステップＳ２９］配線パターン間にダミーパターンが挿入されたレイアウトデータより、マスクデータを生成する。
【００１３】
【発明が解決しようとする課題】
しかし、従来の設計ツールでは、ダミーパターンの挿入による容量値の変動がＲＣルールファイルに反映されておらず、そのまま動作解析が行われ、ダミーパターンを挿入したマスクデータを生成している。このため、半導体装置は、ダミーパターンの挿入による、配線パターン間の容量変動が考慮されずに設計されているという問題点があった。
【００１４】
本発明はこのような点に鑑みてなされたものであり、ダミーパターンの挿入による、配線パターン間の容量変動を考慮した半導体装置の設計をする半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明では、上記課題を解決するために、ダミーパターンによる容量変動を考慮するコンピュータを用いた半導体装置の設計方法において、前記コンピュータは、ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付け、前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出して記憶装置に記憶し、前記記憶装置に記憶した前記容量値を参照して、前記記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出し、前記算出された前記半導体装置の配線パターン間の容量値で、前記半導体装置の配線パターンの信号伝達の解析をし、前記信号伝達が所望の伝達を満たさなかった場合、前記半導体装置の配線パターンを、所望の伝達を満たすように修正し、前記修正は、前記半導体装置の配線パターン間の容量値が、前記ダミーパターンが挿入されない場合の容量値と同じになるまで、前記配線パターンの配線間隔を広げる、ことを特徴とする半導体装置の設計方法が提供される。
【００１６】
このような半導体装置の設計方法によれば、ダミーパターンを挿入した場合の配線パターン間の配線間隔毎の容量値を算出し、算出した容量値に基づいて配線パターン間の信号伝達を解析する。そして、信号伝達が所望の伝達を満たさなかった場合、ダミーパターンが挿入されない場合の容量値と同じになるまで、配線パターンの配線間隔を広げるように修正する。
【００１７】
【発明の実施の形態】
まず、本発明の概略について図面を参照して説明する。
図１は、本発明の原理を説明する原理図である。図１には、本発明に係る半導体装置の設計方法を実現するコンピュータ１が示されている。コンピュータ１は、情報受け付け部１ａ、容量算出部１ｂ、配線パターン容量算出部１ｃ、レイアウトＤＢ１ｄを有している。
【００１８】
図に示すダミールール情報１ａａは、情報受け付け部１ａが受け付ける、ダミーパターンのルールに関する情報である。プロセス情報１ａｂは、情報受け付け部１ａが受け付ける、配線パターンの配線構造に関する情報である。レイアウトＤＢ１ｄは、設計、製造しようとする半導体装置の配線パターン、セル、マクロなどの配置、接続情報を含むレイアウトデータが記憶されるデータベースである。レイアウトＤＢ１ｄは、ハードディスクドライブ、ＲＡＭ（Random Access Memory）などの記憶装置によって構築される。
【００１９】
なお、プロセス情報１ａｂには、少なくともレイアウトＤＢ１ｄに記憶される配線パターンの配線構造に関する情報が含まれる。
コンピュータ１は、ダミールール情報１ａａ、プロセス情報１ａｂから、配線パターン間の、ダミーパターンが挿入された場合の、モデルとなる容量値を算出する。そして、コンピュータ１は、算出した容量値を参照して、レイアウトＤＢ１ｄに記憶されている、設計、製造しようとする半導体装置の配線パターン間の容量値を算出する。
【００２０】
情報受け付け部１ａは、ダミールール情報１ａａ、プロセス情報１ａｂを受け付ける。
容量算出部１ｂは、プロセス情報１ａｂの配線構造に基づく配線パターン間に、ダミールール情報１ａａのルールに基づくダミーパターンが挿入された場合の、配線パターン間の配線間隔毎における容量値を算出する。
【００２１】
配線パターン容量算出部１ｃは、容量算出部１ｂが算出した容量値を参照して、レイアウトＤＢ１ｄにレイアウトデータとして記憶されている、設計、製造しようとする半導体装置の配線パターン間の容量値を算出する。
【００２２】
以下、原理図の動作について説明する。
まず、コンピュータ１の情報受け付け部１ａは、ダミールール情報１ａａ及びプロセス情報１ａｂを受け付ける。
【００２３】
容量算出部１ｂは、ダミールール情報１ａａ及びプロセス情報より、配線パターン間にダミーパターンが挿入された場合の、配線パターン間の配線間隔毎における容量値を算出する。
【００２４】
配線パターン容量算出部１ｃは、容量算出部１ｂによって算出された容量値を参照して、レイアウトＤＢ１ｄにレイアウトデータとして記憶されている配線パターン間の容量値を算出する。
【００２５】
このように、本発明では、ダミールール情報及びプロセス情報を受け付け、ダミーパターンが挿入された配線パターンの配線間隔毎における容量値を算出する。そして、算出された容量値を参照して、設計、製造しようとする半導体装置の配線パターン間の容量値を算出する。これによって、ダミーパターンの挿入による、配線パターン間の容量値の変動を考慮した半導体装置を設計することができる。
【００２６】
本発明の実施の形態を説明する前に、配線パターン間の間隔と配線パターン間に生じる容量の関係、ダミーパターンが挿入されたときの配線パターン間の間隔と配線パターン間に生じる容量の関係について説明する。
【００２７】
図２は、半導体装置の断面図その１を示す。図２に示すように、半導体装置２０は、絶縁体２１と、絶縁体２１中に形成された配線パターン２２〜２４から構成されている。配線パターン２２〜２４は、半導体装置の横方向（図中水平方向）に並んで配置されている。
【００２８】
一般に、配線パターンは、隣接して配置されると容量を生じる。点線で示すコンデンサＣ１は、配線パターン２２−配線パターン２３間に生じる容量を示す。コンデンサＣ２は、配線パターン２３−配線パターン２４間に生じる容量を示す。
【００２９】
図３は、ダミーパターンが挿入された図２の半導体装置の断面図を示す。図に示すように、半導体装置２０の配線パターン２２−配線パターン２３間にダミーパターン２５が挿入されている。配線パターン２３−配線パターン２４間にダミーパターン２６が挿入されている。
【００３０】
コンデンサＣ３は、ダミーパターン２５が挿入された場合の、配線パターン２２−配線パターン２３間に生じる容量を示す。コンデンサＣ４は、ダミーパターン２６が挿入された場合の、配線パターン２３−配線パターン２４間に生じる容量を示す。
【００３１】
配線パターン２２と配線パターン２３の間隔をｄ１、配線パターン２３と配線パターン２４の間隔をｄ２とする。ダミーパターン２５のパターン幅をｄ３、ダミーパターン２６のパターン幅をｄ４とする。
【００３２】
一般に配線間の容量は、Ｃ＝ε×Ｓ／ｄ（ε：誘電率、Ｓ：配線パターンの面積、ｄ：配線パターン間の距離）で表される。なお、以下では、説明を簡単にするため、配線パターンの対向する面の面積を、すべてＳとして説明する。
【００３３】
図２に示すコンデンサＣ１の容量は、ε×Ｓ／ｄ１である。図３に示すように、ダミーパターン２５が挿入されると、ダミーパターン２５は電位差を生じないため、配線パターン２２−配線パターン２３間の間隔は、実質的にｄ１−ｄ３に減少するので、コンデンサＣ３の容量は、ε×Ｓ／（ｄ１−ｄ３）に増加する。
【００３４】
図２に示すコンデンサＣ２の容量は、ε×Ｓ／ｄ２である。図３に示すように、ダミーパターン２６が挿入されると、同様の理由により配線パターン２３−配線パターン２４間の間隔は、実質的にｄ２−ｄ４に減少するので、コンデンサＣ４の容量は、ε×Ｓ／（ｄ２−ｄ４）に増加する。
【００３５】
図４は、横方向（配線幅方向）に配置された配線パターンの間隔と容量の関係を示す図である。図４の横軸は配線間隔、縦軸は容量を示す。実線Ａ１は、ダミーパターンが挿入されたときの、配線パターンの配線間隔と容量の関係を示す。点線Ａ２は、ダミーパターンが挿入されていないときの、配線パターンの配線間隔と容量の関係を示す。
【００３６】
図２，３で説明したように、ダミーパターンの挿入により、配線パターン間に生じる容量は増加する。しかし、配線間隔が広くなると、閾値Ａ３を境に、ダミーパターンが挿入されてない配線パターンの容量と変わらなくなる。
【００３７】
すなわち、ダミーパターンの挿入により、配線パターン間の容量は増加するが、配線間隔がある閾値を超えると、ダミーパターンを挿入していない場合の配線パターンの容量と変わらなくなる。
【００３８】
図５は、半導体装置の断面図その２を示す。図５に示すように、半導体装置３０は、絶縁体３１と、絶縁体３１中に形成された配線パターン３２〜３６から構成されている。配線パターン３２〜３４は、横方向に、配線パターン３５，３６は、縦方向（図中垂直方向）に配置されている。
【００３９】
図２で説明したのと同様に、縦方向（配線高さ方向）に配置された配線パターンにおいても、隣接すると、容量を生じる。点線で示すコンデンサＣ５は、配線パターン３２−配線パターン３５間に生じる容量を示す。コンデンサＣ６は、配線パターン３３−配線パターン３５間に生じる容量を示す。コンデンサＣ７は、配線パターン３４−配線パターン３５間に生じる容量を示す。コンデンサＣ８は、配線パターン３５−配線パターン３６間に生じる容量を示す。
【００４０】
図６は、ダミーパターンが挿入された図５の半導体装置の断面図を示す。図に示すように、半導体装置３０の配線パターン３２〜３４−配線パターン３５間にダミーパターン３７が挿入されている。配線パターン３５−配線パターン３６間にダミーパターン３８が挿入されている。
【００４１】
コンデンサＣ９は、ダミーパターン３７が挿入された場合の、配線パターン３２−配線パターン３５間に生じる容量を示す。コンデンサＣ１０は、ダミーパターン３７が挿入された場合の、配線パターン３３−配線パターン３５間に生じる容量を示す。コンデンサＣ１１は、ダミーパターン３７が挿入された場合の、配線パターン３４−配線パターン３５間に生じる容量を示す。コンデンサＣ１２は、ダミーパターン３８が挿入された場合の、配線パターン３５−配線パターン３６間に生じる容量を示す。
【００４２】
配線パターン３２〜３４と配線パターン３５の間隔をｄ１１、配線パターン３５と配線パターン３６の間隔をｄ１２とする。ダミーパターン３７の配線高さをｄ１３、ダミーパターン３８の配線高さをｄ１４とする。
【００４３】
図５に示すコンデンサＣ５〜Ｃ７の容量は、ε×Ｓ／ｄ１１である。図６に示すように、ダミーパターン３７が挿入されると、配線パターン３２〜３４−配線パターン３５間の間隔は、実質的にｄ１１−ｄ１３に減少するので、コンデンサＣ９〜Ｃ１１の容量は、ε×Ｓ／（ｄ１１−ｄ１３）に増加する。
【００４４】
図５に示すコンデンサＣ８の容量は、ε×Ｓ／ｄ１２である。図６に示すようにダミーパターン３８が挿入されると、配線パターン間の間隔は、実質的にｄ１２−ｄ１４に減少するので、コンデンサＣ１２の容量は、ε×Ｓ／（ｄ１２−ｄ１４）に増加する。
【００４５】
図７は、縦方向（配線高さ方向）に配置された配線パターンの間隔と容量の関係を示す図である。図７の横軸は配線間隔、縦軸は容量を示す。実線Ｂ１は、ダミーパターンが挿入されたときの、配線パターンの配線間隔と容量の関係を示す。点線Ｂ２は、ダミーパターンが挿入されていないときの、配線パターンの配線間隔と容量の関係を示す。
【００４６】
図５，６で説明したように、ダミーパターンの挿入により、配線パターン間に生じる容量は、増加する。しかし、配線間隔が大きくなると、閾値Ｂ３を境に、ダミーパターンを挿入されてない配線パターンの容量と変わらなくなる。
【００４７】
すなわち、ダミーパターンの挿入により、縦方向に配置された配線パターン間の容量は増加するが、配線間隔がある閾値を超えると、ダミーパターンを挿入していない場合の配線パターンの容量と変わらなくなる。
【００４８】
このように、配線パターン間に生じる容量は、ダミーパターンを挿入することによって、容量が増加するが、ある配線間隔を境に（閾値Ａ３，Ｂ３）、ダミーパターンを挿入しない場合の容量と変わらなくなる。
【００４９】
次に、本発明の実施の形態を、ＣＡＤ（ＣＡＤ（Computer Aided Design）をインストールしたコンピュータ）に適用した場合を例にして説明する。
図８は、ＣＡＤの機能ブロック図である。図８に示すように、ＣＡＤ４０は、ダミー情報受け付け部４１、プロセス情報受け付け部４２、ＲＣルールファイル生成部４３、ＲＣルールＤＢ４４、ＲＣ算出部４５、動作解析部４６、レイアウトＤＢ４７、修正部４８、デザイン検証部４９、ダミールールＤＢ５０、及びマスクデータ生成部５１を有している。
【００５０】
ＲＣルールＤＢ４４は、ＲＣルールファイルが記憶されるデータベースである。レイアウトＤＢ４７は、設計、製造しようとする半導体装置の、配線パターン、セル、マクロなどのレイアウトデータが記憶されるデータベースである。ダミールールＤＢ５０は、配線パターン間に挿入されるダミーパターンのデータが記憶されるデータベースである。レイアウトＤＢ４７、ダミールールＤＢ５０は、ハードディスクドライブ、ＲＡＭなどの記憶装置によって構築される。
【００５１】
ダミー情報受け付け部４１は、ダミールール情報４１ａを受け付ける。ダミールール情報４１ａとは、ダミーパターンの配線層毎における配線幅、配線高さ、ダミーパターン−ダミーパターン間の間隔、配線パターン−ダミーパターン間の間隔、などの配線構造に関する情報である。ダミー情報受け付け部４１は、受け付けたダミールール情報４１ａを、配線パターン間に挿入するダミーパターンのダミールールデータとして、ダミールールＤＢ５０に記憶する。ダミー情報受け付け部４１は、具体的には、ＣＡＤ４０のキーボードである。
【００５２】
プロセス情報受け付け部４２は、プロセス情報４２ａを受け付ける。プロセス情報４２ａとは、具体的には、配線層毎における配線パターンの、配線幅、配線間隔、配線高さ、誘電率などの配線構造に関する情報である。なお、プロセス情報４２ａは、少なくとも、レイアウトＤＢ４７に記憶される配線パターンの配線構造に関する情報を含む。プロセス情報受け付け部４２は、具体的には、ＣＡＤ４０のキーボードである。
【００５３】
ＲＣルールファイル生成部４３は、プロセス情報受け付け部４２が受け付けた、プロセス情報４２ａに基づく配線パターン間に、ダミー情報受け付け部４１が受け付けた、ダミールール情報４１ａに基づくダミーパターンを挿入した場合の、配線間隔毎の容量値を算出する。
【００５４】
具体的には、ＲＣルールファイル生成部４３は、プロセス情報４２ａに含まれる配線幅、配線高さ、誘電率を参照して、配線パターンの配線間隔毎の容量を算出する。そして、配線パターンの配線間隔から、ダミールール情報４１ａに含まれるダミーパターンの配線幅を減算したときの容量値を、ダミーパターンが挿入された配線パターンの、配線間隔毎の容量値として算出する。なお、配線間隔を横軸に、容量を縦軸に採ると、図４，７に示す実線Ａ１，Ｂ１のような図となる。
【００５５】
ＲＣルールファイル生成部４３は、算出した配線間隔毎に対する容量値を記述したＲＣルールファイルを生成する。ＲＣルールファイルには、配線間隔毎の容量値が、配線幅方向、配線高さ方向の両方又は一方に対して記述される。ＲＣルールファイル生成部４３は、生成したＲＣルールファイルをＲＣルールＤＢ４４に記憶する。なお、ＲＣルールファイル生成部４３で算出された容量値は、以下で説明するレイアウトＤＢ４７に記憶されている配線パターン（レイアウトデータとして記憶されている）の、パターン間の容量値を算出するためのモデルとなる。
【００５６】
ＲＣ算出部４５は、レイアウトＤＢ４７に記憶されている配線パターンの、配線パターン間の容量値を、ＲＣルールＤＢ４４に記憶されているＲＣルールファイルを参照して算出する。すなわち、ダミールール情報４１ａに基づいたダミーパターンが、レイアウトＤＢ４７に記憶されている配線パターンの、パターン間に挿入されたと仮定した場合の容量値が算出される。
【００５７】
動作解析部４６は、レイアウトＤＢ４７に記憶されている配線パターンの、信号動作解析を、ＲＣ算出部４５によって算出された容量値で行う。動作解析は、具体的には、配線パターンを伝播する信号の伝播時間、クロストークなどである。動作解析部４６は、信号が所望の動作を行ったか否かの判断をする。
【００５８】
修正部４８は、動作解析部４６によって、信号が所望の動作をしなかったと判断された場合、信号が所望の動作をするように、レイアウトＤＢ４７に記憶されている配線パターンの修正を行う。例えば、容量値の影響が少なくなるように、配線パターン間の間隔を広げる。具体的には、図４，７に示した図の閾値Ａ３，Ｂ３の配線間隔以上になるように広げる。信号の伝播時間が所望の設計値よりも小さい場合には、図４，７に示した配線間隔と容量値の相関関係に基づいて、伝播時間が設計値に等しくなるように配線間隔の調整を行い、配線パターン間の容量値を調整する。修正部４８は、修正を行ったレイアウトデータをレイアウトＤＢ４７に記憶する。
【００５９】
デザイン検証部４９は、修正が行われたレイアウトデータが、製造上のルールを満足しているかを検証する。具体的には、配線パターンのオープン、ショート、設計デザインルール（加工寸法）を満足しているかを検証する。
【００６０】
マスクデータ生成部５１は、動作解析部４６によって、信号が所望の動作を行うと判断された場合、マスクデータを生成する。マスクデータ生成部５１は、レイアウトＤＢ４７に記憶されている配線パターン間に、ダミールールＤＢ５０に記憶されているダミールールデータに基づいたダミールールを挿入して、マスクデータを生成する。
【００６１】
以下、図８のＣＡＤ４０の処理の一例をフローチャートを用いて説明する。
図９は、ＣＡＤの処理の一例を示すフローチャートである。ＣＡＤ４０は、以下のステップに従って、半導体装置の設計を行う。
【００６２】
［ステップＳ１］ＣＡＤ４０のダミー情報受け付け部４１、プロセス情報受け付け部４２は、ダミールール情報４１ａ及びプロセス情報４２ａを受け付ける。
［ステップＳ２］ＣＡＤ４０のＲＣルールファイル生成部４３は、プロセス情報４２ａに基づく配線パターン間に、ダミールール情報４１ａに基づくダミーパターンを挿入した場合の、配線間隔毎の容量値を算出する。ＲＣルールファイル生成部４３は、算出した配線間隔毎に対する容量値を記述したＲＣルールファイルを生成し、ＲＣルールＤＢ４４に記憶する。
【００６３】
［ステップＳ３］ＣＡＤ４０のＲＣ算出部４５は、レイアウトＤＢ４７に記憶されている配線パターン間の容量値を、ＲＣルールＤＢ４４に記憶されているＲＣルールファイルを参照して算出する。
【００６４】
［ステップＳ４］ＣＡＤ４０の動作解析部４６は、レイアウトＤＢ４７に記憶されている配線パターンの信号動作解析を、ＲＣ算出部４５によって算出された容量値に基づいて行う。
【００６５】
［ステップＳ５］ＣＡＤ４０の動作解析部４６は、レイアウトＤＢ４７に記憶された配線パターンにおいて、信号が所望の動作を満たすか否かを判断する。信号が所望の動作を満たさなかった場合、ステップＳ６へ進む。レイアウトが所望の動作を満たす場合、ステップＳ８へ進む。
【００６６】
［ステップＳ６］ＣＡＤ４０の修正部４８は、信号が所望の動作をするように、レイアウトＤＢ４７に記憶されている配線パターンのレイアウト修正を行う。修正部４８は、修正を行った配線パターンのレイアウトデータをレイアウトＤＢ４７に記憶する。
【００６７】
［ステップＳ７］ＣＡＤ４０のデザイン検証部４９は、修正がおこなわれたレイアウトが製造上のルールを満足しているかを検証する。
［ステップＳ８］ＣＡＤ４０のマスクデータ生成部５１は、ダミールールＤＢ５０に記憶されているダミールールを、レイアウトＤＢ４７に記憶されている配線パターン間に挿入してマスクデータを生成する。
【００６８】
このように、ダミーパターンが挿入された配線パターンの配線間に対する容量を示すＲＣルールファイルを生成し、ＲＣルールファイルを参照して、設計、製造しようとするレイアウトＤＢ４７に記憶された配線パターン間の容量値を算出する。そして、この容量値に基づいてレイアウトデータの配線パターンの動作解析をするので、実デバイスにあった（ダミーパターンが挿入された）条件で動作解析をすることができる。
【００６９】
また、様々なデータのダミールール情報を受け付けることにより、様々な配線構造のダミーパターンを挿入した場合での、配線パターン間の容量値の変動を算出することができる。
【００７０】
また、プロセス情報による配線パターンの配線間隔毎に対する容量を算出する。そして、配線パターンの配線間隔から、ダミーパターンの配線幅を減算したときの容量値を、ダミーパターンが挿入された配線パターンの、配線間隔毎の容量として算出するようにした。よって、複雑な計算をすることがなく短時間でＲＣルールファイルを生成することができる。
【００７１】
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、ＣＡＤ４０が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記録装置には、ハードディスク装置（ＨＤＤ）フレキシブルディスク（ＦＤ）、磁気テープなどがある。光ディスクには、ＤＶＤ(Digital Versatile Disc)、ＤＶＤ−ＲＡＭ(Random Access Memory)、ＣＤ−ＲＯＭ(Compact Disc Read Only Memory)、ＣＤ−Ｒ(Recordable)／ＲＷ(ReWritable)などがある。光磁気記録媒体には、ＭＯ(Magneto-Optical disc)などがある。
【００７２】
プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【００７３】
プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
【００７４】
（付記１） ダミーパターンによる容量変動を考慮するコンピュータを用いた半導体装置の設計方法において、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付け、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出し、
前記容量値を参照して、記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出する、
ことを特徴とする半導体装置の設計方法。
【００７５】
（付記２） 前記配線間隔から前記ダミールール情報に基づいたダミーパターンの配線幅又は配線高さを減算したときの容量値を、前記ダミーパターンが間に挿入された前記配線パターンの配線間隔毎の容量値として算出する、
ことを特徴とする付記１記載の半導体装置の設計方法。
【００７６】
（付記３） 前記算出された半導体装置の配線パターン間の容量値で、前記半導体装置の配線パターンの信号伝達の解析をすることを特徴とする付記１記載の半導体装置の設計方法。
【００７７】
（付記４） 前記信号伝達が所望の伝達を満たさなかった場合、前記半導体装置の配線パターンを、所望の伝達を満たすように修正することを特徴とする付記３記載の半導体装置の設計方法。
【００７８】
（付記５） 前記修正は、前記信号伝達時間が所定の設計値よりも小さい場合、算出された配線間隔毎の容量値に基づいて、配線間隔を前記信号伝達時間が前記設計値に等しくなるように調整することを特徴とする付記４記載の半導体装置の設計方法。
【００７９】
（付記６） 前記修正は、前記半導体装置の配線パターン間の容量値が、前記ダミーパターンが挿入されない場合の容量値と同じになるまで、前記配線パターンの配線間隔を広げることを特徴とする付記４記載の半導体装置の設計方法。
【００８０】
（付記７） 前記配線間隔毎の容量値を記述したルールファイルを生成することを特徴とする付記１記載の半導体装置の設計方法。
（付記８） 前記ルールファイルは、前記配線パターンの配線幅方向及び／又は配線高さ方向の配線間隔に対して生成されることを特徴とする付記７記載の半導体装置の設計方法。
【００８１】
（付記９） 前記半導体装置の配線パターン間の容量値は、前記ルールファイルを参照して算出されることを特徴とする付記７記載の半導体装置の設計方法。
（付記１０） 前記半導体装置の配線パターン間に、前記ダミーパターンを挿入したマスクデータを生成することを特徴とする付記１記載の半導体装置の設計方法。
【００８２】
（付記１１） ダミーパターンによる容量変動を考慮する半導体装置の設計プログラムにおいて、
コンピュータに、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付け、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出し、
前記容量値を参照して、記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出する、
処理を実行させることを特徴とする半導体装置の設計プログラム。
【００８３】
（付記１２） ダミーパターンによる容量変動を考慮する半導体装置の設計プログラムを記録したコンピュータ読み取り可能な記録媒体において、
コンピュータに、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付け、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出し、
前記容量値を参照して、記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出する、
処理を実行させることを特徴とする半導体装置の設計プログラムを記録したコンピュータ読み取り可能な記録媒体。
【００８４】
（付記１３） ダミーパターンによる容量変動を考慮する半導体設計装置において、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付ける情報受け付け部と、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出する容量算出部と、
前記容量値を参照して、記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出する配線パターン容量算出部と、
を有することを特徴とする半導体設計装置。
【００８５】
【発明の効果】
以上説明したように本発明では、ダミーパターンを挿入した場合の配線パターン間の配線間隔毎の容量値を算出し、算出した容量値に基づいて配線パターン間の信号伝達を解析する。そして、信号伝達が所望の伝達を満たさなかった場合、ダミーパターンが挿入されない場合の容量値と同じになるまで、配線パターンの配線間隔を広げるように修正するようにした。これにより、ダミーパターンの挿入による、配線パターン間の容量変動を考慮した半導体装置の設計をすることができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する原理図である。
【図２】半導体装置の断面図その１を示す。
【図３】ダミーパターンが挿入された図２の半導体装置の断面図を示す。
【図４】横方向（配線幅方向）に配置された配線パターンの間隔と容量の関係を示す図である。
【図５】半導体装置の断面図その２を示す。
【図６】ダミーパターンが挿入された図５の半導体装置の断面図を示す。
【図７】縦方向（配線高さ方向）に配置された配線パターンの間隔と容量の関係を示す図である。
【図８】ＣＡＤの機能ブロック図である。
【図９】ＣＡＤの処理の一例を示すフローチャートである。
【図１０】従来の設計ツールの処理の流れを示す。
【符号の説明】
１，４０ コンピュータ
１ａ 情報受け付け部
１ａａ，４１ａ ダミールール情報
１ａｂ，４２ａ プロセス情報
１ｂ 容量算出部
１ｃ 配線パターン容量算出部
１ｄ，４７ レイアウトＤＢ
２０，３０ 半導体装置
２１，３１ 絶縁体
２２〜２４，３２〜３６ 配線パターン
２５，２６，３７，３８ ダミーパターン
４１ ダミー情報受け付け部
４２ プロセス情報受け付け部
４３ ＲＣルールファイル生成部
４４ ＲＣルールＤＢ
４５ ＲＣ算出部
４６ 動作解析部
４８ 修正部
４９ デザイン検証部
５０ ダミールールＤＢ
５１ マスクデータ生成部
【発明の属する技術分野】
本発明は半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置に関し、特にダミーパターンによる容量変動を考慮する半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置に関する。
【０００２】
【従来の技術】
現在、半導体装置では、配線パターン密度の偏りによる、チップ表面上の平坦のばらつきや、配線パターンの太さのばらつきを抑えるため、配線パターン間にダミーパターンを挿入することが必須技術となっている。そこで、ダミーパターンを挿入した半導体装置を設計するための設計ツールがある。
【０００３】
例えば、アルミニウム配線では、配線形成のためのエッチング時に配線パターンの側壁に側壁保護膜を形成するが、配線パターン密度に偏りがあると、厚さの異なった側壁保護膜が形成される。このため、配線パターン間に、ダミーパターンを挿入するよう設計ツールで設計し、配線パターン密度の一様化を図る。
【０００４】
銅配線では、配線パターン密度に偏りがあると、ＣＭＰ（Chemical Mechanical Polishing）研磨時に、配線パターンの中央が窪む（ディッシング）現象が生じる。このため、配線パターンに、ダミーパターンを挿入するよう設計ツールで設計し、配線パターン密度の一様化を図る。
【０００５】
一方、電位差を持たない（フローティング状態）ダミーパターンを、配線パターン間に挿入すると、配線パターン間の物理距離は、ダミーパターンの幅分小さくなる。このため、配線パターン間の容量値が変動してしまう。
【０００６】
図１０は、従来の設計ツールの処理の流れを示す。設計ツールは、コンピュータにインストールされ以下の処理を行う。
［ステップＳ２１］配線層毎における配線パターンの配線構造に関する、配線幅、配線間隔、配線高さ、及び誘電率などのプロセス情報を受け付ける。
【０００７】
［ステップＳ２２］プロセス情報に基づいた配線パターンの、配線間隔毎における容量値を算出し、この内容を記述したＲＣルールファイルを生成する。ＲＣルールファイルは、ＲＣルールＤＢ（データベース）に記憶される。
【０００８】
［ステップＳ２３］レイアウトＤＢに記憶されている、設計、製造しようとする半導体装置のレイアウトデータの、配線パターン間に生じる容量値を、ＲＣルールファイルを参照して算出する。
【０００９】
［ステップＳ２４］算出された容量値に基づいて、レイアウトデータの、配線パターンの信号の動作解析を行う。
［ステップＳ２５］信号が所望の動作をするか否かの判断を行う。所望の動作をしなかった場合、ステップＳ２６へ、所望の動作をした場合、ステップＳ２８へ進む。
【００１０】
［ステップＳ２６］信号が所望の動作をするように、レイアウトデータの配線パターンを修正する。配線パターンが修正されたレイアウトデータは、レイアウトＤＢに記憶される。
【００１１】
［ステップＳ２７］修正されたレイアウトデータが、加工寸法などの設計デザインルールを満たしているかを検証する。
［ステップＳ２８］レイアウトデータの配線パターン間に、ダミールールＤＢに記憶されているダミーパターンを挿入する。
【００１２】
［ステップＳ２９］配線パターン間にダミーパターンが挿入されたレイアウトデータより、マスクデータを生成する。
【００１３】
【発明が解決しようとする課題】
しかし、従来の設計ツールでは、ダミーパターンの挿入による容量値の変動がＲＣルールファイルに反映されておらず、そのまま動作解析が行われ、ダミーパターンを挿入したマスクデータを生成している。このため、半導体装置は、ダミーパターンの挿入による、配線パターン間の容量変動が考慮されずに設計されているという問題点があった。
【００１４】
本発明はこのような点に鑑みてなされたものであり、ダミーパターンの挿入による、配線パターン間の容量変動を考慮した半導体装置の設計をする半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明では、上記課題を解決するために、ダミーパターンによる容量変動を考慮するコンピュータを用いた半導体装置の設計方法において、前記コンピュータは、ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付け、前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出して記憶装置に記憶し、前記記憶装置に記憶した前記容量値を参照して、前記記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出し、前記算出された前記半導体装置の配線パターン間の容量値で、前記半導体装置の配線パターンの信号伝達の解析をし、前記信号伝達が所望の伝達を満たさなかった場合、前記半導体装置の配線パターンを、所望の伝達を満たすように修正し、前記修正は、前記半導体装置の配線パターン間の容量値が、前記ダミーパターンが挿入されない場合の容量値と同じになるまで、前記配線パターンの配線間隔を広げる、ことを特徴とする半導体装置の設計方法が提供される。
【００１６】
このような半導体装置の設計方法によれば、ダミーパターンを挿入した場合の配線パターン間の配線間隔毎の容量値を算出し、算出した容量値に基づいて配線パターン間の信号伝達を解析する。そして、信号伝達が所望の伝達を満たさなかった場合、ダミーパターンが挿入されない場合の容量値と同じになるまで、配線パターンの配線間隔を広げるように修正する。
【００１７】
【発明の実施の形態】
まず、本発明の概略について図面を参照して説明する。
図１は、本発明の原理を説明する原理図である。図１には、本発明に係る半導体装置の設計方法を実現するコンピュータ１が示されている。コンピュータ１は、情報受け付け部１ａ、容量算出部１ｂ、配線パターン容量算出部１ｃ、レイアウトＤＢ１ｄを有している。
【００１８】
図に示すダミールール情報１ａａは、情報受け付け部１ａが受け付ける、ダミーパターンのルールに関する情報である。プロセス情報１ａｂは、情報受け付け部１ａが受け付ける、配線パターンの配線構造に関する情報である。レイアウトＤＢ１ｄは、設計、製造しようとする半導体装置の配線パターン、セル、マクロなどの配置、接続情報を含むレイアウトデータが記憶されるデータベースである。レイアウトＤＢ１ｄは、ハードディスクドライブ、ＲＡＭ（Random Access Memory）などの記憶装置によって構築される。
【００１９】
なお、プロセス情報１ａｂには、少なくともレイアウトＤＢ１ｄに記憶される配線パターンの配線構造に関する情報が含まれる。
コンピュータ１は、ダミールール情報１ａａ、プロセス情報１ａｂから、配線パターン間の、ダミーパターンが挿入された場合の、モデルとなる容量値を算出する。そして、コンピュータ１は、算出した容量値を参照して、レイアウトＤＢ１ｄに記憶されている、設計、製造しようとする半導体装置の配線パターン間の容量値を算出する。
【００２０】
情報受け付け部１ａは、ダミールール情報１ａａ、プロセス情報１ａｂを受け付ける。
容量算出部１ｂは、プロセス情報１ａｂの配線構造に基づく配線パターン間に、ダミールール情報１ａａのルールに基づくダミーパターンが挿入された場合の、配線パターン間の配線間隔毎における容量値を算出する。
【００２１】
配線パターン容量算出部１ｃは、容量算出部１ｂが算出した容量値を参照して、レイアウトＤＢ１ｄにレイアウトデータとして記憶されている、設計、製造しようとする半導体装置の配線パターン間の容量値を算出する。
【００２２】
以下、原理図の動作について説明する。
まず、コンピュータ１の情報受け付け部１ａは、ダミールール情報１ａａ及びプロセス情報１ａｂを受け付ける。
【００２３】
容量算出部１ｂは、ダミールール情報１ａａ及びプロセス情報より、配線パターン間にダミーパターンが挿入された場合の、配線パターン間の配線間隔毎における容量値を算出する。
【００２４】
配線パターン容量算出部１ｃは、容量算出部１ｂによって算出された容量値を参照して、レイアウトＤＢ１ｄにレイアウトデータとして記憶されている配線パターン間の容量値を算出する。
【００２５】
このように、本発明では、ダミールール情報及びプロセス情報を受け付け、ダミーパターンが挿入された配線パターンの配線間隔毎における容量値を算出する。そして、算出された容量値を参照して、設計、製造しようとする半導体装置の配線パターン間の容量値を算出する。これによって、ダミーパターンの挿入による、配線パターン間の容量値の変動を考慮した半導体装置を設計することができる。
【００２６】
本発明の実施の形態を説明する前に、配線パターン間の間隔と配線パターン間に生じる容量の関係、ダミーパターンが挿入されたときの配線パターン間の間隔と配線パターン間に生じる容量の関係について説明する。
【００２７】
図２は、半導体装置の断面図その１を示す。図２に示すように、半導体装置２０は、絶縁体２１と、絶縁体２１中に形成された配線パターン２２〜２４から構成されている。配線パターン２２〜２４は、半導体装置の横方向（図中水平方向）に並んで配置されている。
【００２８】
一般に、配線パターンは、隣接して配置されると容量を生じる。点線で示すコンデンサＣ１は、配線パターン２２−配線パターン２３間に生じる容量を示す。コンデンサＣ２は、配線パターン２３−配線パターン２４間に生じる容量を示す。
【００２９】
図３は、ダミーパターンが挿入された図２の半導体装置の断面図を示す。図に示すように、半導体装置２０の配線パターン２２−配線パターン２３間にダミーパターン２５が挿入されている。配線パターン２３−配線パターン２４間にダミーパターン２６が挿入されている。
【００３０】
コンデンサＣ３は、ダミーパターン２５が挿入された場合の、配線パターン２２−配線パターン２３間に生じる容量を示す。コンデンサＣ４は、ダミーパターン２６が挿入された場合の、配線パターン２３−配線パターン２４間に生じる容量を示す。
【００３１】
配線パターン２２と配線パターン２３の間隔をｄ１、配線パターン２３と配線パターン２４の間隔をｄ２とする。ダミーパターン２５のパターン幅をｄ３、ダミーパターン２６のパターン幅をｄ４とする。
【００３２】
一般に配線間の容量は、Ｃ＝ε×Ｓ／ｄ（ε：誘電率、Ｓ：配線パターンの面積、ｄ：配線パターン間の距離）で表される。なお、以下では、説明を簡単にするため、配線パターンの対向する面の面積を、すべてＳとして説明する。
【００３３】
図２に示すコンデンサＣ１の容量は、ε×Ｓ／ｄ１である。図３に示すように、ダミーパターン２５が挿入されると、ダミーパターン２５は電位差を生じないため、配線パターン２２−配線パターン２３間の間隔は、実質的にｄ１−ｄ３に減少するので、コンデンサＣ３の容量は、ε×Ｓ／（ｄ１−ｄ３）に増加する。
【００３４】
図２に示すコンデンサＣ２の容量は、ε×Ｓ／ｄ２である。図３に示すように、ダミーパターン２６が挿入されると、同様の理由により配線パターン２３−配線パターン２４間の間隔は、実質的にｄ２−ｄ４に減少するので、コンデンサＣ４の容量は、ε×Ｓ／（ｄ２−ｄ４）に増加する。
【００３５】
図４は、横方向（配線幅方向）に配置された配線パターンの間隔と容量の関係を示す図である。図４の横軸は配線間隔、縦軸は容量を示す。実線Ａ１は、ダミーパターンが挿入されたときの、配線パターンの配線間隔と容量の関係を示す。点線Ａ２は、ダミーパターンが挿入されていないときの、配線パターンの配線間隔と容量の関係を示す。
【００３６】
図２，３で説明したように、ダミーパターンの挿入により、配線パターン間に生じる容量は増加する。しかし、配線間隔が広くなると、閾値Ａ３を境に、ダミーパターンが挿入されてない配線パターンの容量と変わらなくなる。
【００３７】
すなわち、ダミーパターンの挿入により、配線パターン間の容量は増加するが、配線間隔がある閾値を超えると、ダミーパターンを挿入していない場合の配線パターンの容量と変わらなくなる。
【００３８】
図５は、半導体装置の断面図その２を示す。図５に示すように、半導体装置３０は、絶縁体３１と、絶縁体３１中に形成された配線パターン３２〜３６から構成されている。配線パターン３２〜３４は、横方向に、配線パターン３５，３６は、縦方向（図中垂直方向）に配置されている。
【００３９】
図２で説明したのと同様に、縦方向（配線高さ方向）に配置された配線パターンにおいても、隣接すると、容量を生じる。点線で示すコンデンサＣ５は、配線パターン３２−配線パターン３５間に生じる容量を示す。コンデンサＣ６は、配線パターン３３−配線パターン３５間に生じる容量を示す。コンデンサＣ７は、配線パターン３４−配線パターン３５間に生じる容量を示す。コンデンサＣ８は、配線パターン３５−配線パターン３６間に生じる容量を示す。
【００４０】
図６は、ダミーパターンが挿入された図５の半導体装置の断面図を示す。図に示すように、半導体装置３０の配線パターン３２〜３４−配線パターン３５間にダミーパターン３７が挿入されている。配線パターン３５−配線パターン３６間にダミーパターン３８が挿入されている。
【００４１】
コンデンサＣ９は、ダミーパターン３７が挿入された場合の、配線パターン３２−配線パターン３５間に生じる容量を示す。コンデンサＣ１０は、ダミーパターン３７が挿入された場合の、配線パターン３３−配線パターン３５間に生じる容量を示す。コンデンサＣ１１は、ダミーパターン３７が挿入された場合の、配線パターン３４−配線パターン３５間に生じる容量を示す。コンデンサＣ１２は、ダミーパターン３８が挿入された場合の、配線パターン３５−配線パターン３６間に生じる容量を示す。
【００４２】
配線パターン３２〜３４と配線パターン３５の間隔をｄ１１、配線パターン３５と配線パターン３６の間隔をｄ１２とする。ダミーパターン３７の配線高さをｄ１３、ダミーパターン３８の配線高さをｄ１４とする。
【００４３】
図５に示すコンデンサＣ５〜Ｃ７の容量は、ε×Ｓ／ｄ１１である。図６に示すように、ダミーパターン３７が挿入されると、配線パターン３２〜３４−配線パターン３５間の間隔は、実質的にｄ１１−ｄ１３に減少するので、コンデンサＣ９〜Ｃ１１の容量は、ε×Ｓ／（ｄ１１−ｄ１３）に増加する。
【００４４】
図５に示すコンデンサＣ８の容量は、ε×Ｓ／ｄ１２である。図６に示すようにダミーパターン３８が挿入されると、配線パターン間の間隔は、実質的にｄ１２−ｄ１４に減少するので、コンデンサＣ１２の容量は、ε×Ｓ／（ｄ１２−ｄ１４）に増加する。
【００４５】
図７は、縦方向（配線高さ方向）に配置された配線パターンの間隔と容量の関係を示す図である。図７の横軸は配線間隔、縦軸は容量を示す。実線Ｂ１は、ダミーパターンが挿入されたときの、配線パターンの配線間隔と容量の関係を示す。点線Ｂ２は、ダミーパターンが挿入されていないときの、配線パターンの配線間隔と容量の関係を示す。
【００４６】
図５，６で説明したように、ダミーパターンの挿入により、配線パターン間に生じる容量は、増加する。しかし、配線間隔が大きくなると、閾値Ｂ３を境に、ダミーパターンを挿入されてない配線パターンの容量と変わらなくなる。
【００４７】
すなわち、ダミーパターンの挿入により、縦方向に配置された配線パターン間の容量は増加するが、配線間隔がある閾値を超えると、ダミーパターンを挿入していない場合の配線パターンの容量と変わらなくなる。
【００４８】
このように、配線パターン間に生じる容量は、ダミーパターンを挿入することによって、容量が増加するが、ある配線間隔を境に（閾値Ａ３，Ｂ３）、ダミーパターンを挿入しない場合の容量と変わらなくなる。
【００４９】
次に、本発明の実施の形態を、ＣＡＤ（ＣＡＤ（Computer Aided Design）をインストールしたコンピュータ）に適用した場合を例にして説明する。
図８は、ＣＡＤの機能ブロック図である。図８に示すように、ＣＡＤ４０は、ダミー情報受け付け部４１、プロセス情報受け付け部４２、ＲＣルールファイル生成部４３、ＲＣルールＤＢ４４、ＲＣ算出部４５、動作解析部４６、レイアウトＤＢ４７、修正部４８、デザイン検証部４９、ダミールールＤＢ５０、及びマスクデータ生成部５１を有している。
【００５０】
ＲＣルールＤＢ４４は、ＲＣルールファイルが記憶されるデータベースである。レイアウトＤＢ４７は、設計、製造しようとする半導体装置の、配線パターン、セル、マクロなどのレイアウトデータが記憶されるデータベースである。ダミールールＤＢ５０は、配線パターン間に挿入されるダミーパターンのデータが記憶されるデータベースである。レイアウトＤＢ４７、ダミールールＤＢ５０は、ハードディスクドライブ、ＲＡＭなどの記憶装置によって構築される。
【００５１】
ダミー情報受け付け部４１は、ダミールール情報４１ａを受け付ける。ダミールール情報４１ａとは、ダミーパターンの配線層毎における配線幅、配線高さ、ダミーパターン−ダミーパターン間の間隔、配線パターン−ダミーパターン間の間隔、などの配線構造に関する情報である。ダミー情報受け付け部４１は、受け付けたダミールール情報４１ａを、配線パターン間に挿入するダミーパターンのダミールールデータとして、ダミールールＤＢ５０に記憶する。ダミー情報受け付け部４１は、具体的には、ＣＡＤ４０のキーボードである。
【００５２】
プロセス情報受け付け部４２は、プロセス情報４２ａを受け付ける。プロセス情報４２ａとは、具体的には、配線層毎における配線パターンの、配線幅、配線間隔、配線高さ、誘電率などの配線構造に関する情報である。なお、プロセス情報４２ａは、少なくとも、レイアウトＤＢ４７に記憶される配線パターンの配線構造に関する情報を含む。プロセス情報受け付け部４２は、具体的には、ＣＡＤ４０のキーボードである。
【００５３】
ＲＣルールファイル生成部４３は、プロセス情報受け付け部４２が受け付けた、プロセス情報４２ａに基づく配線パターン間に、ダミー情報受け付け部４１が受け付けた、ダミールール情報４１ａに基づくダミーパターンを挿入した場合の、配線間隔毎の容量値を算出する。
【００５４】
具体的には、ＲＣルールファイル生成部４３は、プロセス情報４２ａに含まれる配線幅、配線高さ、誘電率を参照して、配線パターンの配線間隔毎の容量を算出する。そして、配線パターンの配線間隔から、ダミールール情報４１ａに含まれるダミーパターンの配線幅を減算したときの容量値を、ダミーパターンが挿入された配線パターンの、配線間隔毎の容量値として算出する。なお、配線間隔を横軸に、容量を縦軸に採ると、図４，７に示す実線Ａ１，Ｂ１のような図となる。
【００５５】
ＲＣルールファイル生成部４３は、算出した配線間隔毎に対する容量値を記述したＲＣルールファイルを生成する。ＲＣルールファイルには、配線間隔毎の容量値が、配線幅方向、配線高さ方向の両方又は一方に対して記述される。ＲＣルールファイル生成部４３は、生成したＲＣルールファイルをＲＣルールＤＢ４４に記憶する。なお、ＲＣルールファイル生成部４３で算出された容量値は、以下で説明するレイアウトＤＢ４７に記憶されている配線パターン（レイアウトデータとして記憶されている）の、パターン間の容量値を算出するためのモデルとなる。
【００５６】
ＲＣ算出部４５は、レイアウトＤＢ４７に記憶されている配線パターンの、配線パターン間の容量値を、ＲＣルールＤＢ４４に記憶されているＲＣルールファイルを参照して算出する。すなわち、ダミールール情報４１ａに基づいたダミーパターンが、レイアウトＤＢ４７に記憶されている配線パターンの、パターン間に挿入されたと仮定した場合の容量値が算出される。
【００５７】
動作解析部４６は、レイアウトＤＢ４７に記憶されている配線パターンの、信号動作解析を、ＲＣ算出部４５によって算出された容量値で行う。動作解析は、具体的には、配線パターンを伝播する信号の伝播時間、クロストークなどである。動作解析部４６は、信号が所望の動作を行ったか否かの判断をする。
【００５８】
修正部４８は、動作解析部４６によって、信号が所望の動作をしなかったと判断された場合、信号が所望の動作をするように、レイアウトＤＢ４７に記憶されている配線パターンの修正を行う。例えば、容量値の影響が少なくなるように、配線パターン間の間隔を広げる。具体的には、図４，７に示した図の閾値Ａ３，Ｂ３の配線間隔以上になるように広げる。信号の伝播時間が所望の設計値よりも小さい場合には、図４，７に示した配線間隔と容量値の相関関係に基づいて、伝播時間が設計値に等しくなるように配線間隔の調整を行い、配線パターン間の容量値を調整する。修正部４８は、修正を行ったレイアウトデータをレイアウトＤＢ４７に記憶する。
【００５９】
デザイン検証部４９は、修正が行われたレイアウトデータが、製造上のルールを満足しているかを検証する。具体的には、配線パターンのオープン、ショート、設計デザインルール（加工寸法）を満足しているかを検証する。
【００６０】
マスクデータ生成部５１は、動作解析部４６によって、信号が所望の動作を行うと判断された場合、マスクデータを生成する。マスクデータ生成部５１は、レイアウトＤＢ４７に記憶されている配線パターン間に、ダミールールＤＢ５０に記憶されているダミールールデータに基づいたダミールールを挿入して、マスクデータを生成する。
【００６１】
以下、図８のＣＡＤ４０の処理の一例をフローチャートを用いて説明する。
図９は、ＣＡＤの処理の一例を示すフローチャートである。ＣＡＤ４０は、以下のステップに従って、半導体装置の設計を行う。
【００６２】
［ステップＳ１］ＣＡＤ４０のダミー情報受け付け部４１、プロセス情報受け付け部４２は、ダミールール情報４１ａ及びプロセス情報４２ａを受け付ける。
［ステップＳ２］ＣＡＤ４０のＲＣルールファイル生成部４３は、プロセス情報４２ａに基づく配線パターン間に、ダミールール情報４１ａに基づくダミーパターンを挿入した場合の、配線間隔毎の容量値を算出する。ＲＣルールファイル生成部４３は、算出した配線間隔毎に対する容量値を記述したＲＣルールファイルを生成し、ＲＣルールＤＢ４４に記憶する。
【００６３】
［ステップＳ３］ＣＡＤ４０のＲＣ算出部４５は、レイアウトＤＢ４７に記憶されている配線パターン間の容量値を、ＲＣルールＤＢ４４に記憶されているＲＣルールファイルを参照して算出する。
【００６４】
［ステップＳ４］ＣＡＤ４０の動作解析部４６は、レイアウトＤＢ４７に記憶されている配線パターンの信号動作解析を、ＲＣ算出部４５によって算出された容量値に基づいて行う。
【００６５】
［ステップＳ５］ＣＡＤ４０の動作解析部４６は、レイアウトＤＢ４７に記憶された配線パターンにおいて、信号が所望の動作を満たすか否かを判断する。信号が所望の動作を満たさなかった場合、ステップＳ６へ進む。レイアウトが所望の動作を満たす場合、ステップＳ８へ進む。
【００６６】
［ステップＳ６］ＣＡＤ４０の修正部４８は、信号が所望の動作をするように、レイアウトＤＢ４７に記憶されている配線パターンのレイアウト修正を行う。修正部４８は、修正を行った配線パターンのレイアウトデータをレイアウトＤＢ４７に記憶する。
【００６７】
［ステップＳ７］ＣＡＤ４０のデザイン検証部４９は、修正がおこなわれたレイアウトが製造上のルールを満足しているかを検証する。
［ステップＳ８］ＣＡＤ４０のマスクデータ生成部５１は、ダミールールＤＢ５０に記憶されているダミールールを、レイアウトＤＢ４７に記憶されている配線パターン間に挿入してマスクデータを生成する。
【００６８】
このように、ダミーパターンが挿入された配線パターンの配線間に対する容量を示すＲＣルールファイルを生成し、ＲＣルールファイルを参照して、設計、製造しようとするレイアウトＤＢ４７に記憶された配線パターン間の容量値を算出する。そして、この容量値に基づいてレイアウトデータの配線パターンの動作解析をするので、実デバイスにあった（ダミーパターンが挿入された）条件で動作解析をすることができる。
【００６９】
また、様々なデータのダミールール情報を受け付けることにより、様々な配線構造のダミーパターンを挿入した場合での、配線パターン間の容量値の変動を算出することができる。
【００７０】
また、プロセス情報による配線パターンの配線間隔毎に対する容量を算出する。そして、配線パターンの配線間隔から、ダミーパターンの配線幅を減算したときの容量値を、ダミーパターンが挿入された配線パターンの、配線間隔毎の容量として算出するようにした。よって、複雑な計算をすることがなく短時間でＲＣルールファイルを生成することができる。
【００７１】
なお、上記の処理機能は、コンピュータによって実現することができる。その場合、ＣＡＤ４０が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記録装置には、ハードディスク装置（ＨＤＤ）フレキシブルディスク（ＦＤ）、磁気テープなどがある。光ディスクには、ＤＶＤ(Digital Versatile Disc)、ＤＶＤ−ＲＡＭ(Random Access Memory)、ＣＤ−ＲＯＭ(Compact Disc Read Only Memory)、ＣＤ−Ｒ(Recordable)／ＲＷ(ReWritable)などがある。光磁気記録媒体には、ＭＯ(Magneto-Optical disc)などがある。
【００７２】
プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【００７３】
プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
【００７４】
（付記１） ダミーパターンによる容量変動を考慮するコンピュータを用いた半導体装置の設計方法において、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付け、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出し、
前記容量値を参照して、記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出する、
ことを特徴とする半導体装置の設計方法。
【００７５】
（付記２） 前記配線間隔から前記ダミールール情報に基づいたダミーパターンの配線幅又は配線高さを減算したときの容量値を、前記ダミーパターンが間に挿入された前記配線パターンの配線間隔毎の容量値として算出する、
ことを特徴とする付記１記載の半導体装置の設計方法。
【００７６】
（付記３） 前記算出された半導体装置の配線パターン間の容量値で、前記半導体装置の配線パターンの信号伝達の解析をすることを特徴とする付記１記載の半導体装置の設計方法。
【００７７】
（付記４） 前記信号伝達が所望の伝達を満たさなかった場合、前記半導体装置の配線パターンを、所望の伝達を満たすように修正することを特徴とする付記３記載の半導体装置の設計方法。
【００７８】
（付記５） 前記修正は、前記信号伝達時間が所定の設計値よりも小さい場合、算出された配線間隔毎の容量値に基づいて、配線間隔を前記信号伝達時間が前記設計値に等しくなるように調整することを特徴とする付記４記載の半導体装置の設計方法。
【００７９】
（付記６） 前記修正は、前記半導体装置の配線パターン間の容量値が、前記ダミーパターンが挿入されない場合の容量値と同じになるまで、前記配線パターンの配線間隔を広げることを特徴とする付記４記載の半導体装置の設計方法。
【００８０】
（付記７） 前記配線間隔毎の容量値を記述したルールファイルを生成することを特徴とする付記１記載の半導体装置の設計方法。
（付記８） 前記ルールファイルは、前記配線パターンの配線幅方向及び／又は配線高さ方向の配線間隔に対して生成されることを特徴とする付記７記載の半導体装置の設計方法。
【００８１】
（付記９） 前記半導体装置の配線パターン間の容量値は、前記ルールファイルを参照して算出されることを特徴とする付記７記載の半導体装置の設計方法。
（付記１０） 前記半導体装置の配線パターン間に、前記ダミーパターンを挿入したマスクデータを生成することを特徴とする付記１記載の半導体装置の設計方法。
【００８２】
（付記１１） ダミーパターンによる容量変動を考慮する半導体装置の設計プログラムにおいて、
コンピュータに、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付け、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出し、
前記容量値を参照して、記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出する、
処理を実行させることを特徴とする半導体装置の設計プログラム。
【００８３】
（付記１２） ダミーパターンによる容量変動を考慮する半導体装置の設計プログラムを記録したコンピュータ読み取り可能な記録媒体において、
コンピュータに、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付け、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出し、
前記容量値を参照して、記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出する、
処理を実行させることを特徴とする半導体装置の設計プログラムを記録したコンピュータ読み取り可能な記録媒体。
【００８４】
（付記１３） ダミーパターンによる容量変動を考慮する半導体設計装置において、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付ける情報受け付け部と、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出する容量算出部と、
前記容量値を参照して、記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出する配線パターン容量算出部と、
を有することを特徴とする半導体設計装置。
【００８５】
【発明の効果】
以上説明したように本発明では、ダミーパターンを挿入した場合の配線パターン間の配線間隔毎の容量値を算出し、算出した容量値に基づいて配線パターン間の信号伝達を解析する。そして、信号伝達が所望の伝達を満たさなかった場合、ダミーパターンが挿入されない場合の容量値と同じになるまで、配線パターンの配線間隔を広げるように修正するようにした。これにより、ダミーパターンの挿入による、配線パターン間の容量変動を考慮した半導体装置の設計をすることができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する原理図である。
【図２】半導体装置の断面図その１を示す。
【図３】ダミーパターンが挿入された図２の半導体装置の断面図を示す。
【図４】横方向（配線幅方向）に配置された配線パターンの間隔と容量の関係を示す図である。
【図５】半導体装置の断面図その２を示す。
【図６】ダミーパターンが挿入された図５の半導体装置の断面図を示す。
【図７】縦方向（配線高さ方向）に配置された配線パターンの間隔と容量の関係を示す図である。
【図８】ＣＡＤの機能ブロック図である。
【図９】ＣＡＤの処理の一例を示すフローチャートである。
【図１０】従来の設計ツールの処理の流れを示す。
【符号の説明】
１，４０ コンピュータ
１ａ 情報受け付け部
１ａａ，４１ａ ダミールール情報
１ａｂ，４２ａ プロセス情報
１ｂ 容量算出部
１ｃ 配線パターン容量算出部
１ｄ，４７ レイアウトＤＢ
２０，３０ 半導体装置
２１，３１ 絶縁体
２２〜２４，３２〜３６ 配線パターン
２５，２６，３７，３８ ダミーパターン
４１ ダミー情報受け付け部
４２ プロセス情報受け付け部
４３ ＲＣルールファイル生成部
４４ ＲＣルールＤＢ
４５ ＲＣ算出部
４６ 動作解析部
４８ 修正部
４９ デザイン検証部
５０ ダミールールＤＢ
５１ マスクデータ生成部
Claims (7)
- ダミーパターンによる容量変動を考慮するコンピュータを用いた半導体装置の設計方法において、
前記コンピュータは、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付け、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出して記憶装置に記憶し、
前記記憶装置に記憶した前記容量値を参照して、前記記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出し、
前記算出された前記半導体装置の配線パターン間の容量値で、前記半導体装置の配線パターンの信号伝達の解析をし、
前記信号伝達が所望の伝達を満たさなかった場合、前記半導体装置の配線パターンを、所望の伝達を満たすように修正し、
前記修正は、前記半導体装置の配線パターン間の容量値が、前記ダミーパターンが挿入されない場合の容量値と同じになるまで、前記配線パターンの配線間隔を広げる、
ことを特徴とする半導体装置の設計方法。 - 前記配線間隔から前記ダミールール情報に基づいたダミーパターンの配線幅又は配線高さを減算したときの容量値を、前記ダミーパターンが間に挿入された前記配線パターンの配線間隔毎の容量値として算出する、
ことを特徴とする請求項１記載の半導体装置の設計方法。 - 前記配線間隔毎の容量値を記述したルールファイルを生成することを特徴とする請求項１記載の半導体装置の設計方法。
- 前記半導体装置の配線パターン間の容量値は、前記ルールファイルを参照して算出されることを特徴とする請求項３記載の半導体装置の設計方法。
- 前記半導体装置の配線パターン間に、前記ダミーパターンを挿入したマスクデータを生成することを特徴とする請求項１記載の半導体装置の設計方法。
- ダミーパターンによる容量変動を考慮する半導体装置の設計プログラムにおいて、
コンピュータに、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付け、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出し、
前記容量値を参照して、記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出し、
前記算出された前記半導体装置の配線パターン間の容量値で、前記半導体装置の配線パターンの信号伝達の解析をし、
前記信号伝達が所望の伝達を満たさなかった場合、前記半導体装置の配線パターンを、所望の伝達を満たすように修正し、
前記修正は、前記半導体装置の配線パターン間の容量値が、前記ダミーパターンが挿入されない場合の容量値と同じになるまで、前記配線パターンの配線間隔を広げる、
処理を実行させることを特徴とする半導体装置の設計プログラム。 - ダミーパターンによる容量変動を考慮する半導体設計装置において、
ダミーパターンのルールに関するダミールール情報及び配線パターンの配線構造に関するプロセス情報を受け付ける情報受け付け部と、
前記プロセス情報に基づいた配線パターン間に、前記ダミールール情報に基づいたダミーパターンを挿入した場合の、前記配線パターン間の配線間隔毎の容量値を算出する容量算出部と、
前記容量値を参照して、記憶装置に記憶されている設計、製造しようとする半導体装置の配線パターン間の容量値を算出する配線パターン容量算出部と、
前記算出された前記半導体装置の配線パターン間の容量値で、前記半導体装置の配線パターンの信号伝達の解析を行う解析部と、
前記信号伝達が所望の伝達を満たさなかった場合、前記半導体装置の配線パターンを、所望の伝達を満たすように修正する修正部と、を有し、
前記修正部は、前記半導体装置の配線パターン間の容量値が、前記ダミーパターンが挿入されない場合の容量値と同じになるまで、前記配線パターンの配線間隔を広げることを特徴とする半導体設計装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002190821A JP4182199B2 (ja) | 2002-06-28 | 2002-06-28 | 半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置 |
| US10/459,435 US6971078B2 (en) | 2002-06-28 | 2003-06-12 | Semiconductor-device design method, semiconductor-device design program and semiconductor-device design apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002190821A JP4182199B2 (ja) | 2002-06-28 | 2002-06-28 | 半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004038280A JP2004038280A (ja) | 2004-02-05 |
| JP4182199B2 true JP4182199B2 (ja) | 2008-11-19 |
Family
ID=29774344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002190821A Expired - Fee Related JP4182199B2 (ja) | 2002-06-28 | 2002-06-28 | 半導体装置の設計方法、半導体装置の設計プログラム及び半導体設計装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6971078B2 (ja) |
| JP (1) | JP4182199B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7448010B1 (en) * | 2003-08-01 | 2008-11-04 | Cadence Design Systems, Inc. | Methods and mechanisms for implementing virtual metal fill |
| US7350167B1 (en) | 2003-08-01 | 2008-03-25 | Cadence Design Systems, Inc. | Extraction and reduction of capacitor elements using matrix operations |
| US7373620B1 (en) | 2003-08-01 | 2008-05-13 | Cadence Design Systems, Inc. | Methods and mechanisms for extracting and reducing capacitor elements |
| KR20060036839A (ko) * | 2004-10-26 | 2006-05-02 | 엘지전자 주식회사 | 플라즈마를 이용한 무전극 조명기기의 전구 구조 및 그제조방법 |
| KR100817064B1 (ko) * | 2006-10-02 | 2008-03-27 | 삼성전자주식회사 | 미세패턴을 형성하기 위한 마스크 및 그 형성방법 |
| JP2008288285A (ja) * | 2007-05-15 | 2008-11-27 | Sharp Corp | 積層基板の切断方法、半導体装置の製造方法、半導体装置、発光装置及びバックライト装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6178543B1 (en) * | 1996-05-16 | 2001-01-23 | United Microelectronics Corp. | Method of designing active region pattern with shift dummy pattern |
| US6243653B1 (en) * | 1998-08-17 | 2001-06-05 | Vlsi Technology, Inc. | Methods and apparatus for extracting parasitic capacitance values from a physical design of an integrated circuit |
| US6678879B1 (en) * | 1999-06-02 | 2004-01-13 | Cypress Semiconductor Corp. | Method and apparatus for automated design of integrated circuits |
| US6436807B1 (en) * | 2000-01-18 | 2002-08-20 | Agere Systems Guardian Corp. | Method for making an interconnect layer and a semiconductor device including the same |
| JP2003273221A (ja) * | 2002-03-15 | 2003-09-26 | Fujitsu Ltd | 配線の遅延調整を可能にする集積回路のレイアウト方法及びそのプログラム |
| US20030229875A1 (en) * | 2002-06-07 | 2003-12-11 | Smith Taber H. | Use of models in integrated circuit fabrication |
-
2002
- 2002-06-28 JP JP2002190821A patent/JP4182199B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-12 US US10/459,435 patent/US6971078B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040003359A1 (en) | 2004-01-01 |
| US6971078B2 (en) | 2005-11-29 |
| JP2004038280A (ja) | 2004-02-05 |
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Legal Events
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
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|
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|
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|
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