JP4037944B2 - 配線経路決定方法および遅延推定方法 - Google Patents

配線経路決定方法および遅延推定方法 Download PDF

Info

Publication number
JP4037944B2
JP4037944B2 JP00438198A JP438198A JP4037944B2 JP 4037944 B2 JP4037944 B2 JP 4037944B2 JP 00438198 A JP00438198 A JP 00438198A JP 438198 A JP438198 A JP 438198A JP 4037944 B2 JP4037944 B2 JP 4037944B2
Authority
JP
Japan
Prior art keywords
wiring
capacity
path
inter
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP00438198A
Other languages
English (en)
Other versions
JPH11204648A (ja
Inventor
龍一 山口
圭一 黒川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP00438198A priority Critical patent/JP4037944B2/ja
Priority to US09/227,858 priority patent/US6292928B1/en
Publication of JPH11204648A publication Critical patent/JPH11204648A/ja
Application granted granted Critical
Publication of JP4037944B2 publication Critical patent/JP4037944B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/33Design verification, e.g. functional simulation or model checking
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/32Circuit design at the digital level
    • G06F30/33Design verification, e.g. functional simulation or model checking
    • G06F30/3308Design verification, e.g. functional simulation or model checking using simulation
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/39Circuit design at the physical level
    • G06F30/394Routing

Description

【0001】
【発明の属する技術分野】
本発明は、集積回路のレイアウト設計技術に属するものであり、特にASIC等のセミカスタムLSIの概略配線における配線経路決定および遅延推定を行う方法に属する。
【0002】
【従来の技術】
近年、半導体集積回路の製造技術において、トランジスタおよび配線の微細化が進展している。微細化の進展に伴い、トランジスタ自体の遅延時間は減少する傾向にあるが、配線の微細化に起因して隣接配線間の容量が増加するため、セルの出力負荷容量は必ずしも減少せず、このため、集積回路全体の遅延において、配線容量に依存する割合が相対的に増加する傾向にある。
【0003】
そこで、近年の集積回路のレイアウト設計では、動作タイミングを保証するために、隣接配線を考慮した配線容量を精度良く見積もり、タイミング制約を満たす配線経路を確実に決定する方法が必要になっている。
【0004】
従来の配線経路決定方法としては、以下のようなものがあった。
【0005】
第1の従来例としては、詳細配線によって配線図形が生成され、配線が細部に至るまで決定された後、配線毎に、隣接する配線図形を探索し、隣接配線間に生じる配線容量を計算する方法があった(特開平6−120343号公報参照)。
【0006】
第2の従来例としては、概略配線工程において、各配線の遅延時間を、単位長さ当たりの配線容量(以下「単位容量」と略記する)が最大である配線層に割り当てられた場合の配線容量と仮想配線長とを用いて推定した上で、タイミング違反ネットを抽出し、このネットを、タイミング制約を満たすよう他の配線層に割り当てる方法があった(特開平5−143692号公報参照)。
【0007】
【発明が解決しようとする課題】
ところが、従来の配線経路決定方法には、以下のような問題があった。
【0008】
まず前記第1の従来例によると、詳細配線によって配線図形が細部に至るまで完全に生成された後に隣接配線の影響を考慮して配線容量を計算するため、タイミングエラーが存在するときに、配線の修正によってタイミングエラーをなくすことはきわめて困難であった。すなわち、配線の修正のために扱うデータ量が膨大であり、処理時間が長くかかるとともに、場合によっては、計算処理が収束せずに配線の修正が不可能であるということが生じた。
【0009】
また前記第2の従来例によると、違反ネット抽出において、配線は単位容量が最大である配線層に割り当てられるものと仮定するため、配線容量推定が過大になりがちであった。また、配線容量の推定に隣接配線の存在が全く考慮されていないため、概略配線工程ではタイミング違反がない場合であっても、詳細配線後に、隣接配線の存在によってタイミングエラーが生じる場合が多く、タイミングエラーをなくす修正のために、ネットリストまで変更しなければならないという問題があった。
【0010】
前記の問題に鑑み、本発明は、概略配線において、隣接配線の影響を考慮して配線容量を推定した上で、タイミングエラーがないように配線経路を決定する配線経路決定方法を提供することを課題とする。
【0011】
【課題を解決するための手段】
前記の課題を解決するために、本発明は、概略配線において配線の混雑度から配線の隣接する確率を予測するという点に新たに着目して、予測された隣接配線の確率から配線容量を推定して遅延計算すると同時に、得られた遅延情報からタイミング違反ネットの配線経路を決定するものである。
【0012】
具体的に、請求項1の発明が講じた解決手段は、セルレベルで設計された集積回路について、配置されたセル間の配線経路を決定する配線経路決定方法として、集積回路の配線領域を複数の部分領域に分割し、各部分領域に属するセル端子を一の頂点で表すとともに隣接する頂点を辺で結ぶ配線グラフを作成し、この配線グラフ上で、各辺に設定した通過コストを基に、セル間配線が通過する配線経路を初期決定する概略配線工程と、前記配線グラフの各辺について、当該辺を通過するセル間配線の本数を配線混雑度として求める配線混雑度推定工程と、前記配線グラフの各辺について、前記配線混雑度推定工程において求めた配線混雑度から配線間距離を求め、この配線間距離から配線容量を求めて、この各辺の配線容量を基に、前記概略配線工程において初期決定した各配線経路の配線容量を、当該配線経路を構成する辺の配線容量を和することによって推定する配線容量推定工程とを備え、前記配線容量推定工程において推定した各配線経路の配線容量を基にして、各配線経路の遅延時間を推定し、推定した遅延時間を基に、前記集積回路が所定のタイミング制約を満たすよう、配線経路を決定するものである。
【0013】
請求項1の発明によると、概略配線工程において対象とする集積回路から作成した配線グラフについて、配線混雑度推定工程において、各辺を通過するセル間配線の本数を配線混雑度として求める。そして配線容量推定工程において、各辺の配線混雑度から配線間距離を求め、この配線間距離から配線容量を求めて、前記概略配線工程において初期決定した各配線経路の配線容量を推定する。この配線容量を基に各配線経路の遅延時間を推定し、推定した遅延時間を基に、前記集積回路が所定のタイミング制約を満たすよう配線経路を決定するため、概略配線での経路探索結果から、配線混雑度によって隣接配線の影響を考慮して配線容量を推定した上で、タイミングエラーがないように配線経路を決定することができる。したがって、概略配線における経路探索の際にタイミングエラーをある程度予測し回避することができるので、膨大な配線図形の変更を伴う詳細配線後のレイアウト変更を大幅に減らすことができる。
【0014】
そして、請求項2の発明では、前記請求項1の配線経路決定方法は、前記集積回路が所定のタイミング制約を満たさないとき、前記配線グラフの各辺に設定した通過コストに、前記配線容量推定工程において求めた当該辺の配線容量をパラメータとして加え、前記配線グラフ上で、各辺に設定した通過コストを基に、セル間配線が通過する配線経路を再度決定する再概略配線工程を実行するものとする。
【0015】
請求項2の発明によると、再概略配線工程において、タイミングエラーを起こす配線経路について、配線容量がより小さい迂回経路が探索されるので、タイミングエラーを効率よく回避することができる。
【0016】
また、請求項3の発明では、前記請求項1の配線経路決定方法において、前記配線グラフは、隣接する各頂点間において、配線に使用可能な配線層にそれぞれ対応する複数の辺が設定されたものであり、前記集積回路が所定のタイミング制約を満たさないとき、タイミング制約を満たさない配線経路を構成する辺を、同一の頂点間を結び、かつ、単位容量がより小さい配線層に対応する辺に変更する配線層変更工程を実行するものとする。
【0017】
請求項3の発明によると、配線層変更工程において、タイミングエラーを起こす配線経路について、単位容量がより小さい配線層が割り当てられるので、タイミングエラーを効率よく回避することができる。
【0018】
さらに、請求項4の発明では、前記請求項1の配線経路決定方法は、前記集積回路が所定のタイミング制約を満たさないとき、タイミング制約を満たさない配線経路について、この配線経路の配線と隣接配線との距離を、他の配線間距離よりも長く設定する配線間距離拡張工程を実行するものとする。
【0019】
請求項4の発明によると、配線間距離拡張工程において、タイミングエラーを起こす配線経路について、隣接配線との距離を他の配線間距離よりも長く設定して配線容量をより小さくするので、タイミングエラーを効率よく回避することができる。
【0020】
また、請求項5の発明が講じた解決手段は、請求項1の配線経路決定方法に用いられる遅延推定方法であり、セルレベルで設計された集積回路について、配置されたセル間の配線遅延を推定する遅延推定方法として、集積回路の配線領域を複数の部分領域に分割し、各部分領域に属するセル端子を一の頂点で表すとともに隣接する頂点を辺で結ぶ配線グラフを作成し、この配線グラフ上で、各辺に設定した通過コストを基に、セル間配線が通過する配線経路を決定する概略配線工程と、前記配線グラフの各辺について、当該辺を通過するセル間配線の本数を配線混雑度として求める配線混雑度推定工程と、前記配線グラフの各辺について、前記配線混雑度推定工程において求めた配線混雑度から配線間距離を求め、この配線間距離から配線容量を求めて、この各辺の配線容量を基に、前記概略配線工程において決定した各配線経路の配線容量を、当該配線経路を構成する辺の配線容量を和することによって推定する配線容量推定工程とを備え、前記配線容量推定工程において推定した各配線経路の配線容量を基にして、前記集積回路の遅延を推定するものである。
【0021】
請求項5の発明によると、概略配線工程において対象とする集積回路から作成した配線グラフについて、配線混雑度推定工程において、各辺を通過するセル間配線の本数を配線混雑度として求める。そして配線容量推定工程において、各辺の配線混雑度から配線間距離を求め、この配線間距離から配線容量を求めて、前記概略配線工程において初期決定した各配線経路の配線容量を推定する。この配線容量を基に前記集積回路の遅延を推定するため、概略配線での経路探索結果から、配線混雑度によって隣接配線の影響を考慮して配線容量を推定した上で、遅延推定を行うことができる。
【0022】
また、請求項6の発明では、前記請求項5の遅延推定方法における配線グラフは、隣接する各頂点間において、配線に使用可能な配線層にそれぞれ対応する複数の辺が設定されたものとする。
【0023】
【発明の実施の形態】
以下、本発明の一実施形態について、図面を参照しながら説明する。
【0024】
図1は集積回路のレイアウト設計における処理の流れを示すフローチャートである。図1において、S11は対象とする集積回路について、各セルの接続関係を記述するネットリストを作成するネットリスト作成工程、S12はネットリスト作成工程S11において作成したネットリストに記述された各セルを配置するセル配置工程、S13はセル配置工程S12において配置したセル間の配線経路を決定する配線経路決定工程、S14は詳細配線を行い配線図形を生成する詳細配線工程、S15は詳細配線工程S14において生成した配線図形から配線間の容量を計算する配線容量計算工程、S16は集積回路の遅延時間を計算する遅延時間計算工程である。またS17はタイミングエラーの有無を検証する工程であり、工程S17においてタイミングエラーがあると判断したときは、ネットリスト作成工程S11まで戻って、レイアウト設計を始めからやりなおす。
【0025】
本発明の一実施形態に係る配線経路決定方法は、図1に示す集積回路のレイアウト設計における配線経路決定工程S13を実行するものである。
【0026】
図2は図1に示す集積回路のレイアウト設計における配線経路決定工程S13の処理の流れを示すフローチャートであり、本実施形態に係る配線経路決定方法を示すものである。図2において、S21はセル間配線が通過する配線経路を探索し、初期決定する概略配線工程、S22は配線混雑度を推定する配線混雑度推定工程、S23は工程S22において求めた配線混雑度に基づいて、各配線経路の配線容量を求める配線容量推定工程、S24は各配線経路の遅延時間を推定する遅延推定工程、S25はタイミングエラーの有無を検証する工程、S26は工程S25において所定のタイミング制約を満たさない配線経路があると判断したとき、セル間配線が通過する配線経路を再度決定する再概略配線工程である。なお、図2において一点鎖線で示した配線層変更工程S31および配線間距離拡張工程S41については後述する。
【0027】
なお、図2に示す配線経路決定工程S13において、概略配線工程S21以外の工程を省略すると、従来の集積回路のレイアウト設計における処理の流れと同様になる。また、概略配線工程S21、配線混雑度推定工程S22、配線容量推定工程S23および遅延推定工程S24によって、本実施形態に係る遅延推定方法が構成されている。
【0028】
本実施形態に係る配線経路決定方法および遅延推定方法について、集積回路のレイアウト設計全体と絡めて、具体的に説明する。
【0029】
まず最初に、ネットリスト作成工程S11において、対象とするセルレベルで設計された集積回路について、論理素子を含むセル間の接続関係を表現するネットリストを作成する。次にセル配置工程S12において、ネットリスト作成工程S11で作成したネットリストに含まれるセルをレイアウト上に配置して、レイアウト図を作成する。
【0030】
以下、セル配置工程S12で作成したレイアウト図に対して、配線経路決定工程S13を実行する。
【0031】
概略配線工程S21において、まず、セル配置工程S12で作成したレイアウト図から配線グラフを作成する。図3は対象とする集積回路のレイアウト図の一例であり、10はチップ、11はセル、12はマクロセル、13はボンディングパッドである。図3に示すレイアウト図において、配線領域を分割線21によって複数の部分領域22に分割する。そして図4のような、各部分領域22を頂点31で表すとともに隣接する頂点31を辺32で結ぶ配線グラフを作成する。図4に示すような配線グラフにおいて、頂点31は対応する部分領域22に属するセル端子を表現するものとし、各セル端子を接続する配線の経路すなわちセル間の配線経路は、辺32の組合せによって表現するものとする。
【0032】
各辺32には、配線長、配線方向および通過配線本数をパラメータとした通過コストを設定する。そして、各セル間配線が通過する配線経路は、当該配線経路を構成する各辺32の通過コストの総和が最小になるように、初期決定される。本実施形態では、例えば次式で表される通過コストを各辺32に設定するものとする。
通過コスト=(配線長)×(配線方向係数)+(通過配線本数)
【0033】
上式において(配線長)は、当該辺がまたがる部分領域22の縦横の長さから決定される辺の長さで与えられる。また(配線方向係数)は、配線方向によって割り当てられる配線層が異なるため、各配線層における単位容量の違いを配線方向に応じて通過コストに反映させるための係数である。例えば、垂直方向の配線層の単位容量が水平方向の配線層の単位容量の1.2倍であるとき、(配線方向係数)として、水平方向の辺32の通過コストには1.0を、垂直方向の辺32の通過コストには1.2を設定する。なお、各方向において配線層が複数ある場合は、各配線層の単位容量を平均した値を基にして(配線方向係数)を設定する。また(通過配線本数)は、配線経路探索の結果において各辺32を通過する配線の本数によって与える。
【0034】
図4において、頂点v1と頂点v2を接続する配線経路は、通過コストの総和が最小になるように、例えば辺e1,e2,e3の組み合わせからなるものと初期決定される。
【0035】
配線混雑度推定工程S22において、概略配線工程S21における配線経路の初期決定の結果から、各辺32を通過するセル間配線の本数を、当該辺32についての配線混雑度として求める。そして配線容量推定工程S23において、配線グラフの各辺について、配線混雑度推定工程S22において求めた配線混雑度と各部分領域22の寸法とから、隣接配線間の平均距離を求め、各配線経路における配線容量を推定する。
【0036】
図4の配線グラフにおいて、水平方向の配線を表現する辺e1を例にとると、辺e1の配線混雑度をn1とし、辺e1に係る配線領域の垂直方向の長さをL1とすると、辺e1に係る配線間の平均距離はL1/n1となる。このようにして求めた配線間の平均距離を基にして、図5に示すような予め表形式で記憶した配線間距離と配線容量との関係から、各辺32について配線容量を設定する。そして各配線経路の配線容量を、各辺32に設定した配線容量の総和によって推定する。例えば、辺e1,e2,e3からなる頂点v1,v2間の配線経路の配線容量は、辺e1,e2,e3それぞれの配線容量を足しあわせることによって推定する。
【0037】
配線容量推定工程S23において推定した各配線経路の配線容量を用いて、遅延推定工程S24において遅延計算を行い、工程S25においてタイミングエラーの有無を検証する。工程S25においてタイミングエラーがあると判断したとき、配線経路を再度決定する再概略配線工程S26を実行する。
【0038】
再概略配線工程S26では、前述の概略配線工程S21と同様に、配線グラフにおいて、各辺に設定した通過コストを基に、セル間配線が通過する配線経路を決定するが、配線容量推定工程S23において求めた各辺の配線容量を通過コストにパラメータとして加えた上で、配線経路を決定するものとする。これにより、経路探索の際に、配線容量がより小さくなるような配線経路が選択される。
【0039】
再概略配線工程S26によって新たな配線経路が決定されると、配線混雑度推定工程S22に戻り、以下、タイミングエラーがなくなるまで工程S22〜S26を繰り返し実行する。タイミングエラーがない配線経路が決定されると、配線経路決定工程S13を終了する。
【0040】
その後、図1に戻り、詳細配線工程S14において詳細配線を行い配線図形を生成し、配線容量計算工程S15において配線図形から配線容量を計算し、さらに遅延時間計算工程S16において遅延計算を実行する。そして工程S17において、タイミングエラーの有無を検証する。ここで、タイミングエラーがあるときは、従来と同様にネットリスト作成工程S11に戻って元のネットリストを変更することになるが、本実施形態では、配線経路決定工程S13において、概略配線において配線容量を考慮した配線経路探索が実行されているので、タイミングエラーの数は従来よりも大幅に削減される。
【0041】
以上のように本実施形態によると、概略配線工程S21における経路探索結果から、配線容量推定工程S23において、配線混雑度推定工程S22で求めた配線混雑度によって隣接配線の影響を考慮して配線容量を推定した上で、タイミングエラーがないように配線経路を決定する。したがって、概略配線における経路探索の際にタイミングエラーをある程度予測し回避することができるので、膨大な配線図形の変更を伴う詳細配線後のレイアウト変更を大幅に減らすことができる。
【0042】
また、再概略配線工程S26において、タイミングエラーを起こす配線経路について、配線容量がより小さい迂回経路が探索されるので、タイミングエラーを効率よく回避することができる。
【0043】
(配線層変更工程S31)
また、配線グラフについて、隣接する頂点間において、使用可能な配線層にそれぞれ対応させて複数の辺32を設けてもかまわない。
【0044】
図6は概略配線工程S21において作成する配線グラフの他の例を示す図である。図6において、図4の配線グラフと異なるのは、各頂点31を接続する辺32を、配線に使用可能な配線層にそれぞれ対応するよう、複数本設けた点である。図6に示す配線グラフは4層配線を前提としており、垂直および水平方向において、それぞれ配線層の数が2であるものとしている。
【0045】
各辺32には、配線長、配線層および通過配線本数をパラメータとした通過コストを設定する。例えば、次式で表される通過コストを各辺32に設定するものとする。
通過コスト=(配線長)×(配線層の単位容量)+(通過配線本数)
【0046】
上式において(配線長)は、当該辺がまたがる部分領域22の縦横の長さから決定される辺の長さで与えられる。また(配線層の単位容量)は、各辺32が対応する配線層の単位容量を与える。また(通過配線本数)は、配線経路探索の結果において各辺32を通過する配線の本数によって与える。経路探索の結果、最も通過コストの小さな配線経路が探索される。
【0047】
工程S25においてタイミングエラーがあると判断したとき、タイミング制約を満たさない配線経路を構成する辺を、同一の頂点間を結び、かつ、単位容量がより小さい配線層に対応する辺に変更する配線層変更工程S31を実行する。これにより、配線容量が小さくなるように配線層が選択された概略配線経路が選択されるので、タイミングエラーを効率よく回避することができる。
【0048】
なお、配線層変更工程S31は、図2に示すように再概略配線工程S26の代わりに実行してもよいし、再概略配線工程S26と併せて実行してもかまわない。また例えば工程S25においてタイミングエラーがあると判断したときに、まず配線層変更工程S31を実行し、これによりタイミングエラーが回避できないときに再概略配線工程S26を実行するようにしてもよい。
【0049】
(配線間距離拡張工程S41)
また工程S25においてタイミングエラーがあると判断したとき、所定のタイミング制約を満たさない配線経路について、この配線と隣接配線との距離を、他の配線間距離よりも長く設定する配線間距離拡張工程S41を実行してもよい。
【0050】
すなわち配線間距離拡張工程S41において、図7に示すように、タイミング制約を満たさない配線経路の配線41とこの配線41と隣接する配線42との間隔を、通常の配線42,43同士の間隔D1よりも大きい間隔D2に変更する。
【0051】
遅延推定工程S24において、タイミング制約を満たさない配線経路については、図5に示す配線間距離と配線容量との関係を基に、配線間距離拡張工程S41で変更した配線間距離に応じて推定した配線容量を用いて、遅延計算を実行する。
【0052】
詳細配線工程S14では、配線間距離拡張工程S41で変更した配線間距離に従って詳細配線を行い、配線図形を生成する。隣接配線との距離が拡げられたことによって、当該配線の配線容量が小さくなるので、タイミング違反が解消される。
【0053】
以上のように、配線間距離拡張工程S41において、タイミングエラーを起こす配線経路について、隣接配線との距離を他の配線間距離よりも長く設定して配線容量をより小さくするので、タイミングエラーを効率よく回避することができる。
【0054】
なお、配線間距離拡張工程S41も配線層変更工程S31と同様に、図2に示すように再概略配線工程S26の代わりに実行してもよいし、再概略配線工程S26と併せて実行してもかまわない。また例えば工程S25においてタイミングエラーがあると判断したときに、まず配線間距離拡張工程S41を実行し、これによりタイミングエラーが回避できないときに再概略配線工程S26を実行するようにしてもよい。
【0055】
【発明の効果】
以上のように本発明によると、概略配線における経路探索結果から、配線混雑度によって隣接配線の影響を考慮して配線容量を推定した上で、タイミングエラーがないように配線経路を決定するため、概略配線における経路探索の際にタイミングエラーをある程度予測し回避することができるので、膨大な配線図形の変更を伴う詳細配線後のレイアウト変更を大幅に減らすことができる。
【0056】
また、タイミングエラーを起こす配線経路について、配線容量がより小さい迂回経路を探索したり、単位容量がより小さい配線層を割り当てたり、または、隣接配線との距離を他の配線間距離よりも長く設定したりすることによって、タイミングエラーを効率よく回避することができる。
【図面の簡単な説明】
【図1】集積回路のレイアウト設計における処理の流れを示すフローチャートである。
【図2】図1に示す集積回路のレイアウト設計における配線経路決定工程S13すなわち本発明の一実施形態に係る配線経路決定方法を示すフローチャートである。
【図3】集積回路のレイアウト図において、配線領域を部分領域に分割した結果を示す図である。
【図4】図3のレイアウト図から作成した配線グラフである。
【図5】配線間距離と配線容量との関係を表形式で示す図である。
【図6】配線グラフの他の例である。
【図7】配線間距離の拡張を示す図である。
【符号の説明】
11 セル
12 マクロセル
22 部分領域
31,v1,v2 頂点
32,e1,e2,e3 辺
41,42,43 配線
S21 概略配線工程
S22 配線混雑度推定工程
S23 配線容量推定工程
S26 再概略配線工程
S31 配線層変更工程
S41 配線間距離拡張工程

Claims (6)

  1. セルレベルで設計された集積回路について、配置されたセル間の配線経路を決定する配線経路決定方法であって、
    集積回路の配線領域を複数の部分領域に分割し、各部分領域に属するセル端子を一の頂点で表すとともに隣接する頂点を辺で結ぶ配線グラフを作成し、この配線グラフ上で、各辺に設定した通過コストを基に、セル間配線が通過する配線経路を初期決定する概略配線工程と、
    前記配線グラフの各辺について、当該辺を通過するセル間配線の本数を配線混雑度として求める配線混雑度推定工程と、
    前記配線グラフの各辺について、前記配線混雑度推定工程において求めた配線混雑度から配線間距離を求め、この配線間距離から配線容量を求めて、この各辺の配線容量を基に、前記概略配線工程において初期決定した各配線経路の配線容量を、当該配線経路を構成する辺の配線容量を和することによって推定する配線容量推定工程とを備え、
    前記配線容量推定工程において推定した各配線経路の配線容量を基にして、各配線経路の遅延時間を推定し、推定した遅延時間を基に、前記集積回路が所定のタイミング制約を満たすよう、配線経路を決定する
    ことを特徴とする配線経路決定方法。
  2. 請求項1記載の配線経路決定方法において、
    前記集積回路が所定のタイミング制約を満たさないとき、
    前記配線グラフの各辺に設定した通過コストに、前記配線容量推定工程において求めた当該辺の配線容量をパラメータとして加え、前記配線グラフ上で、各辺に設定した通過コストを基に、セル間配線が通過する配線経路を再度決定する再概略配線工程を実行する
    ことを特徴とする配線経路決定方法。
  3. 請求項1記載の配線経路決定方法において、
    前記配線グラフは、隣接する各頂点間において、配線に使用可能な配線層にそれぞれ対応する複数の辺が設定されたものであり、
    前記集積回路が所定のタイミング制約を満たさないとき、
    タイミング制約を満たさない配線経路を構成する辺を、同一の頂点間を結び、かつ、単位容量がより小さい配線層に対応する辺に変更する配線層変更工程を実行する
    ことを特徴とする配線経路決定方法。
  4. 請求項1記載の配線経路決定方法において、
    前記集積回路が所定のタイミング制約を満たさないとき、
    タイミング制約を満たさない配線経路について、この配線経路の配線と隣接配線との距離を、他の配線間距離よりも長く設定する配線間距離拡張工程を実行する
    ことを特徴とする配線経路決定方法。
  5. セルレベルで設計された集積回路について、配置されたセル間の配線遅延を推定する遅延推定方法であって、
    集積回路の配線領域を複数の部分領域に分割し、各部分領域に属するセル端子を一の頂点で表すとともに隣接する頂点を辺で結ぶ配線グラフを作成し、この配線グラフ上で、各辺に設定した通過コストを基に、セル間配線が通過する配線経路を決定する概略配線工程と、
    前記配線グラフの各辺について、当該辺を通過するセル間配線の本数を配線混雑度として求める配線混雑度推定工程と、
    前記配線グラフの各辺について、前記配線混雑度推定工程において求めた配線混雑度から配線間距離を求め、この配線間距離から配線容量を求めて、この各辺の配線容量を基に、前記概略配線工程において決定した各配線経路の配線容量を、当該配線経路を構成する辺の配線容量を和することによって推定する配線容量推定工程とを備え、
    前記配線容量推定工程において推定した各配線経路の配線容量を基にして、前記集積回路の遅延を推定する
    ことを特徴とする遅延推定方法。
  6. 請求項5記載の遅延推定方法において、
    前記配線グラフは、隣接する各頂点間において、配線に使用可能な配線層にそれぞれ対応する複数の辺が設定されたものである
    ことを特徴とする遅延推定方法。
JP00438198A 1998-01-13 1998-01-13 配線経路決定方法および遅延推定方法 Expired - Fee Related JP4037944B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP00438198A JP4037944B2 (ja) 1998-01-13 1998-01-13 配線経路決定方法および遅延推定方法
US09/227,858 US6292928B1 (en) 1998-01-13 1999-01-11 Line path determining method and delay estimating method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP00438198A JP4037944B2 (ja) 1998-01-13 1998-01-13 配線経路決定方法および遅延推定方法

Publications (2)

Publication Number Publication Date
JPH11204648A JPH11204648A (ja) 1999-07-30
JP4037944B2 true JP4037944B2 (ja) 2008-01-23

Family

ID=11582790

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00438198A Expired - Fee Related JP4037944B2 (ja) 1998-01-13 1998-01-13 配線経路決定方法および遅延推定方法

Country Status (2)

Country Link
US (1) US6292928B1 (ja)
JP (1) JP4037944B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6523158B1 (en) * 1999-10-12 2003-02-18 Nec Corporation Wiring designing method for semiconductor integrated circuit
JP4480255B2 (ja) 2000-11-09 2010-06-16 株式会社ルネサステクノロジ 半導体回路の寄生素子抽出装置及び寄生素子抽出方法
JP4015807B2 (ja) * 2000-11-28 2007-11-28 Necエレクトロニクス株式会社 タイミングドリブンレイアウト手法
US7139992B2 (en) * 2000-12-01 2006-11-21 Sun Microsystems, Inc. Short path search using tiles and piecewise linear cost propagation
US20020104061A1 (en) * 2000-12-01 2002-08-01 Sun Microsystems, Inc. Systems and methods for linear minimal convolution
US6782520B1 (en) * 2001-08-13 2004-08-24 Cadence Design Systems, Inc. IC layout system having separate trial and detailed routing phases
JP2003167935A (ja) * 2001-12-03 2003-06-13 Fujitsu Ltd 配線経路決定装置、グループ決定装置、配線経路決定プログラム、およびグループ決定プログラム
US6792587B2 (en) * 2002-01-28 2004-09-14 Sun Microsystems, Inc. 2.5-D graph for multi-layer routing
US6883156B1 (en) * 2002-05-31 2005-04-19 Mips Technologies, Inc. Apparatus and method for relative position annotation of standard cell components to facilitate datapath design
US8635577B2 (en) * 2012-06-01 2014-01-21 International Business Machines Corporation Timing refinement re-routing
US11080457B1 (en) * 2020-03-18 2021-08-03 Cadence Design Systems, Inc. Layer assignment and routing based on resistance or capacitance characteristic
CN111709205B (zh) * 2020-05-29 2023-05-16 成都华微电子科技股份有限公司 Fpga布线方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5402357A (en) 1990-12-20 1995-03-28 Vlsi Technology, Inc. System and method for synthesizing logic circuits with timing constraints
JPH05143692A (ja) 1991-11-25 1993-06-11 Nec Corp 概略経路決定処理方式
JPH06120343A (ja) 1992-10-08 1994-04-28 Fujitsu Ltd 配線容量演算装置及び配線容量算出方法
US5461576A (en) 1993-09-01 1995-10-24 Arcsys, Inc. Electronic design automation tool for the design of a semiconductor integrated circuit chip
US5629860A (en) * 1994-05-16 1997-05-13 Motorola, Inc. Method for determining timing delays associated with placement and routing of an integrated circuit
JP3299842B2 (ja) * 1994-05-19 2002-07-08 富士通株式会社 半導体集積回路の配置配線方法および装置
US5774371A (en) * 1994-08-03 1998-06-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit and layout designing method for the same
TW330342B (en) * 1995-11-21 1998-04-21 Matsushita Electric Ind Co Ltd Compacting method, compacting assembly, layout method, layout assembly, rough layout method and assembly
US5798936A (en) * 1996-06-21 1998-08-25 Avant| Corporation Congestion-driven placement method and computer-implemented integrated-circuit design tool
US5984510A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic synthesis of standard cell layouts
US5987086A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic layout standard cell routing

Also Published As

Publication number Publication date
JPH11204648A (ja) 1999-07-30
US6292928B1 (en) 2001-09-18

Similar Documents

Publication Publication Date Title
Pan et al. FastRoute 2.0: A high-quality and efficient global router
Pan et al. FastRoute: A step to integrate global routing into placement
US7707536B2 (en) V-shaped multilevel full-chip gridless routing
US7114140B2 (en) Semiconductor device, semiconductor device design method, semiconductor device design method recording medium, and semiconductor device design support system
US6415422B1 (en) Method and system for performing capacitance estimations on an integrated circuit design routed by a global routing tool
JP3024593B2 (ja) レイアウト設計方法およびレイアウト設計装置
JP4037944B2 (ja) 配線経路決定方法および遅延推定方法
WO2000038228A1 (fr) Appareil et procede de cablage brute et support d'enregistrement conservant un programme de cablage brute
JPH10313058A (ja) 半導体集積回路設計装置、半導体集積回路設計方法、半導体集積回路設計プログラムを記録したコンピュータ読み取り可能な記録媒体、及び、半導体集積回路製造方法
JP4154384B2 (ja) 半導体装置の設計方法
US20050050502A1 (en) Method and apparatus for designing semiconductor integrated circuit
US20070022400A1 (en) Method, program, and apparatus for designing layout of semiconductor integrated circuit
US10331840B2 (en) Resource aware method for optimizing wires for slew, slack, or noise
US6584607B2 (en) Method of performing timing-driven layout
US7966597B2 (en) Method and system for routing of integrated circuit design
JP3251686B2 (ja) 集積回路の自動配線方法
JP2011134084A (ja) 半導体集積回路の設計方法、及びプログラム
Kahng et al. Practical bounded-skew clock routing
US8336001B2 (en) Method for improving yield rate using redundant wire insertion
US10606976B2 (en) Engineering change order aware global routing
JP3548398B2 (ja) 概略経路決定方法および概略経路決定方式
JP2006294707A (ja) 半導体集積回路の配線方法および半導体集積回路
US6845346B1 (en) Iterative method of parasitics estimation for integrated circuit designs
JP3017170B2 (ja) 半導体集積回路のレイアウト設計方法
JP2000331051A (ja) 半導体集積回路の配線方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040721

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050916

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071009

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071102

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101109

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111109

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees